JPH10290147A - 遅延量可変回路 - Google Patents
遅延量可変回路Info
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- JPH10290147A JPH10290147A JP9095841A JP9584197A JPH10290147A JP H10290147 A JPH10290147 A JP H10290147A JP 9095841 A JP9095841 A JP 9095841A JP 9584197 A JP9584197 A JP 9584197A JP H10290147 A JPH10290147 A JP H10290147A
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 入力信号の遅延量を微細に可変し、遅延され
た遅延信号を出力する遅延量可変回路を提供する。 【解決手段】 本発明の遅延量可変回路は、それぞれ異
なった構造寸法を有し並列に接続された複数のPチャネ
ルトランジスタと、それぞれ異なった構造寸法を有し並
列に接続された複数のnチャネルトランジスタとを備
え、Pチャネルトランジスタの各ソースを電源に接続
し、各ドレインを出力端子に接続し、各ゲートを各制御
信号入力端子に接続し、nチャネルトランジスタの各ソ
ースを接地し、各ドレインを出力端子に接続し、各ゲー
トを各制御信号入力端子に接続し、複数のPチャネル及
びnチャネルトランジスタのゲートには同一の入力信号
または互いに反転した固定電圧のいずれかを対にして印
加することによって、入力信号の遅延量を制御し、遅延
された遅延信号を出力端子に出力するように構成され
る。
た遅延信号を出力する遅延量可変回路を提供する。 【解決手段】 本発明の遅延量可変回路は、それぞれ異
なった構造寸法を有し並列に接続された複数のPチャネ
ルトランジスタと、それぞれ異なった構造寸法を有し並
列に接続された複数のnチャネルトランジスタとを備
え、Pチャネルトランジスタの各ソースを電源に接続
し、各ドレインを出力端子に接続し、各ゲートを各制御
信号入力端子に接続し、nチャネルトランジスタの各ソ
ースを接地し、各ドレインを出力端子に接続し、各ゲー
トを各制御信号入力端子に接続し、複数のPチャネル及
びnチャネルトランジスタのゲートには同一の入力信号
または互いに反転した固定電圧のいずれかを対にして印
加することによって、入力信号の遅延量を制御し、遅延
された遅延信号を出力端子に出力するように構成され
る。
Description
【0001】
【発明の属する技術分野】本発明は遅延量およびパルス
幅を可変できる遅延量可変回路に関するものである。
幅を可変できる遅延量可変回路に関するものである。
【0002】
【従来の技術】動作周波数の上昇によって、集積回路に
おけるクロックに対してデータを読み出すために設定さ
れるデータセットアップタイムやホールドタイムの規格
は厳しくなってきている(たとえば、200MHzにお
いて、セットアップタイム2.5ns、ホールドタイム
0.5nsが要求される)ここで、セットアップタイム
とは、フリップフロップにおいて、入力データを読み取
るためにクロックとの関係で設定される時間であり、ク
ロックの立ち上がりより前にデータが存在しなければな
らない時間であり、ホールドタイムとは、クロックの立
ち上がりより後にデータが存在しなければならない時間
である。この範囲内にデータが存在しない場合は入力デ
ータは正しく読み取られない。この規格を満足するため
に、従来は、フリップフロップのデータ入力端子に遅延
バッファを挿入することによってデータセットアップタ
イムやホールドタイムを調整していた。
おけるクロックに対してデータを読み出すために設定さ
れるデータセットアップタイムやホールドタイムの規格
は厳しくなってきている(たとえば、200MHzにお
いて、セットアップタイム2.5ns、ホールドタイム
0.5nsが要求される)ここで、セットアップタイム
とは、フリップフロップにおいて、入力データを読み取
るためにクロックとの関係で設定される時間であり、ク
ロックの立ち上がりより前にデータが存在しなければな
らない時間であり、ホールドタイムとは、クロックの立
ち上がりより後にデータが存在しなければならない時間
である。この範囲内にデータが存在しない場合は入力デ
ータは正しく読み取られない。この規格を満足するため
に、従来は、フリップフロップのデータ入力端子に遅延
バッファを挿入することによってデータセットアップタ
イムやホールドタイムを調整していた。
【0003】図24は特開昭63−9220号公報に開
示された従来の遅延量可変回路を示す図である。図24
において、41は電源端子、42はデータが入力する入
力端子、43は遅延されたデータが出力される出力端
子、44〜47はデータ遅延量を制御するための信号が
入力する制御端子、48は4つが並列に接続されたPチ
ャネルMOSトランジスタ、49は4つが並列に接続さ
れたNチャネルMOSトランジスタ、50,51は制御
端子44〜47から入力された制御信号をデコードする
デコーダ、52,53はデコーダ50,51でデコード
された出力信号に基づいてPチャネルMOSトランジス
タ48およびNチャネルMOSトランジスタ49のゲー
トを制御するための電圧を供給するセレクタ回路であ
る。
示された従来の遅延量可変回路を示す図である。図24
において、41は電源端子、42はデータが入力する入
力端子、43は遅延されたデータが出力される出力端
子、44〜47はデータ遅延量を制御するための信号が
入力する制御端子、48は4つが並列に接続されたPチ
ャネルMOSトランジスタ、49は4つが並列に接続さ
れたNチャネルMOSトランジスタ、50,51は制御
端子44〜47から入力された制御信号をデコードする
デコーダ、52,53はデコーダ50,51でデコード
された出力信号に基づいてPチャネルMOSトランジス
タ48およびNチャネルMOSトランジスタ49のゲー
トを制御するための電圧を供給するセレクタ回路であ
る。
【0004】図24の動作を以下に説明する。制御端子
44〜47に入力した制御信号はデコードされ、任意の
個数のPチャネルMOSトランジスタ48またはNチャ
ネルMOSトランジスタ49をオンオフして並列動作さ
せる。並列に動作するトランジスタの数が多ければ遅延
量が小さくなり、並列に動作するトランジスタの数が少
なければ遅延量が大きくなる。このように、並列に接続
されるトランジスタの動作数を制御信号によってコント
ロールすることによって、遅延量を可変にすることがで
きた。それによって、所望セットアップタイムやホール
ドタイムを得ていた。
44〜47に入力した制御信号はデコードされ、任意の
個数のPチャネルMOSトランジスタ48またはNチャ
ネルMOSトランジスタ49をオンオフして並列動作さ
せる。並列に動作するトランジスタの数が多ければ遅延
量が小さくなり、並列に動作するトランジスタの数が少
なければ遅延量が大きくなる。このように、並列に接続
されるトランジスタの動作数を制御信号によってコント
ロールすることによって、遅延量を可変にすることがで
きた。それによって、所望セットアップタイムやホール
ドタイムを得ていた。
【0005】また、図25は従来の一般的なパルス幅可
変回路を示す図である。図25において、31はデータ
入力端子、37はデータ出力端子である。32から35
は単位遅延素子であり、36は入力端子31からのデー
タ信号と遅延素子31〜35によって遅延された信号と
入力端子からのデータ信号との論理和を演算するAND
回路である。図26はデータ信号が遅延される様子を描
いたタイミングチャートである。IN,A,B,C,
D,OUTは各々図25における各対応点の信号の波形
を示す。図26から理解できるように、入力端子31に
入力しデータ信号(a)は各遅延素子で順次遅延され、
AND回路36で遅延素子35の出力(D点の波形)と
データ入力端子31の入力信号(INの波形)とが論理
和演算され、図26の(f)に示すような波形が得られ
る。このOUT波形(図26(f))は入力波形(図2
6(a))からτ時間遅れて出力されていることが分か
る。このように、図25の回路はパルス幅可変回路とし
て使用できる。
変回路を示す図である。図25において、31はデータ
入力端子、37はデータ出力端子である。32から35
は単位遅延素子であり、36は入力端子31からのデー
タ信号と遅延素子31〜35によって遅延された信号と
入力端子からのデータ信号との論理和を演算するAND
回路である。図26はデータ信号が遅延される様子を描
いたタイミングチャートである。IN,A,B,C,
D,OUTは各々図25における各対応点の信号の波形
を示す。図26から理解できるように、入力端子31に
入力しデータ信号(a)は各遅延素子で順次遅延され、
AND回路36で遅延素子35の出力(D点の波形)と
データ入力端子31の入力信号(INの波形)とが論理
和演算され、図26の(f)に示すような波形が得られ
る。このOUT波形(図26(f))は入力波形(図2
6(a))からτ時間遅れて出力されていることが分か
る。このように、図25の回路はパルス幅可変回路とし
て使用できる。
【0006】
【発明が解決しようとする課題】しかしながら、図24
に示す従来例の遅延量可変回路では遅延量を可変にする
ことはできるが、各PチャネルMOSトランジスタ48
およびNチャネルMOSトランジスタ49のゲート幅が
一定であるために、単位トランジスタで決まる所定の遅
延量以下での細かな遅延制御ができないという問題点が
あった。このために、所望されるセットアップタイムお
よびホールドタイムの微細な調整をすることが困難であ
った。
に示す従来例の遅延量可変回路では遅延量を可変にする
ことはできるが、各PチャネルMOSトランジスタ48
およびNチャネルMOSトランジスタ49のゲート幅が
一定であるために、単位トランジスタで決まる所定の遅
延量以下での細かな遅延制御ができないという問題点が
あった。このために、所望されるセットアップタイムお
よびホールドタイムの微細な調整をすることが困難であ
った。
【0007】また図26に示すパルス幅可変回路におい
ては、このようなパルス幅可変回路は単位遅延素子で決
まる所定の遅延量以下での細かな遅延制御ができないと
いう問題点があった。本発明はこのような問題点を解決
するために考えられたものである。
ては、このようなパルス幅可変回路は単位遅延素子で決
まる所定の遅延量以下での細かな遅延制御ができないと
いう問題点があった。本発明はこのような問題点を解決
するために考えられたものである。
【0008】本発明の目的は、入力信号の遅延量を微細
に可変し、遅延された遅延信号を出力端子に出力するよ
うに構成される遅延量可変回路を提供することにある。
に可変し、遅延された遅延信号を出力端子に出力するよ
うに構成される遅延量可変回路を提供することにある。
【0009】さらに、本発明の目的は、動作周波数の上
昇によるセットアップタイムやホールドタイムの厳しい
規格にも対応できる遅延量可変回路を提供することにあ
る。
昇によるセットアップタイムやホールドタイムの厳しい
規格にも対応できる遅延量可変回路を提供することにあ
る。
【0010】
【課題を解決するための手段】本発明の第1の遅延量可
変回路は、ソース電極、ドレイン電極およびゲート電極
を有し、それぞれ異なった構造寸法を有し並列に接続さ
れた複数のPチャネルのトランジスタと、ソース電極、
ドレイン電極およびゲート電極を有し、それぞれ異なっ
た構造寸法を有し並列に接続された複数のNチャネルの
トランジスタと、制御信号が入力する複数の制御信号入
力端子と、遅延信号を出力する出力端子とを備え、Pチ
ャネルのトランジスタの各ソース電極を電源に接続し、
その各ドレイン電極を出力端子に接続し、各ゲート電極
を各制御信号入力端子に接続し、Nチャネルのトランジ
スタの各ソース電極をグラウンドに接続し、その各ドレ
イン電極を出力端子に接続し、各ゲート電極を各制御信
号入力端子に接続し、複数のPチャネルのトランジスタ
の各ゲート電極と複数のNチャネルのトランジスタのゲ
ート電極には同一の入力信号または互いに反転した固定
電圧のいずれかを対にして印加することによって、入力
信号の遅延量を制御し、遅延された遅延信号を出力端子
に出力するように構成される。
変回路は、ソース電極、ドレイン電極およびゲート電極
を有し、それぞれ異なった構造寸法を有し並列に接続さ
れた複数のPチャネルのトランジスタと、ソース電極、
ドレイン電極およびゲート電極を有し、それぞれ異なっ
た構造寸法を有し並列に接続された複数のNチャネルの
トランジスタと、制御信号が入力する複数の制御信号入
力端子と、遅延信号を出力する出力端子とを備え、Pチ
ャネルのトランジスタの各ソース電極を電源に接続し、
その各ドレイン電極を出力端子に接続し、各ゲート電極
を各制御信号入力端子に接続し、Nチャネルのトランジ
スタの各ソース電極をグラウンドに接続し、その各ドレ
イン電極を出力端子に接続し、各ゲート電極を各制御信
号入力端子に接続し、複数のPチャネルのトランジスタ
の各ゲート電極と複数のNチャネルのトランジスタのゲ
ート電極には同一の入力信号または互いに反転した固定
電圧のいずれかを対にして印加することによって、入力
信号の遅延量を制御し、遅延された遅延信号を出力端子
に出力するように構成される。
【0011】本発明の第2の遅延量可変回路は、第1の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路と、入力信号が入力する信号
入力端子とを備え、信号入力端子は複数の第1の論理素
子の各第2の入力端子および複数の第2の論理素子の各
第2の入力端子に接続され、複数の制御信号入力端子は
対応する複数の第1の論理素子の各第1の入力端子およ
び第2の論理素子の第1の各入力端子に接続され、複数
の第1の論理素子の各出力端子は対応するPチャネルの
トランジスタの各ゲートに接続され、複数の第2の論理
素子の各出力端子は対応するNチャネルのトランジスタ
の各ゲートに接続され、制御信号入力端子に所定の制御
値を与えることによって、信号入力端子に入力する入力
信号の遅延量を制御し、遅延された遅延信号を出力端子
に出力するように構成される。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路と、入力信号が入力する信号
入力端子とを備え、信号入力端子は複数の第1の論理素
子の各第2の入力端子および複数の第2の論理素子の各
第2の入力端子に接続され、複数の制御信号入力端子は
対応する複数の第1の論理素子の各第1の入力端子およ
び第2の論理素子の第1の各入力端子に接続され、複数
の第1の論理素子の各出力端子は対応するPチャネルの
トランジスタの各ゲートに接続され、複数の第2の論理
素子の各出力端子は対応するNチャネルのトランジスタ
の各ゲートに接続され、制御信号入力端子に所定の制御
値を与えることによって、信号入力端子に入力する入力
信号の遅延量を制御し、遅延された遅延信号を出力端子
に出力するように構成される。
【0012】本発明の第3の遅延量可変回路は、第1の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路と、第1の入力端子および第
2の入力端子を有する記憶素子を複数含む記憶回路と、
入力信号が入力する信号入力端子と、制御信号を記憶素
子に記憶させるための書き込み信号が入力する書き込み
信号入力端子とを備え、信号入力端子は選択回路中の複
数の第1の論理素子の各第2の入力端子および複数の第
2の論理素子の各第2の入力端子に接続され、書き込み
信号入力端子は記憶回路中の複数の記憶素子の各第2の
入力端子に接続され、複数の制御信号入力端子は記憶回
路中の対応する複数の記憶素子の各第1の入力端子に接
続され、記憶回路中の各記憶素子の出力端子は選択回路
中の対応する複数の第1の論理素子の各第1の入力端子
および第2の論理素子の第1の各入力端子に接続され、
選択回路中の複数の第1の論理素子の各出力端子は対応
するPチャネルのトランジスタの各ゲートに接続され、
選択回路中の複数の第2の論理素子の各出力端子は対応
するNチャネルのトランジスタの各ゲートに接続され、
書き込み信号入力端子に加えられる信号により記憶素子
に所定の制御値を書き込むことによって、信号入力端子
に入力する入力信号の遅延量を制御し、遅延された遅延
信号を出力端子に出力するように構成される。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路と、第1の入力端子および第
2の入力端子を有する記憶素子を複数含む記憶回路と、
入力信号が入力する信号入力端子と、制御信号を記憶素
子に記憶させるための書き込み信号が入力する書き込み
信号入力端子とを備え、信号入力端子は選択回路中の複
数の第1の論理素子の各第2の入力端子および複数の第
2の論理素子の各第2の入力端子に接続され、書き込み
信号入力端子は記憶回路中の複数の記憶素子の各第2の
入力端子に接続され、複数の制御信号入力端子は記憶回
路中の対応する複数の記憶素子の各第1の入力端子に接
続され、記憶回路中の各記憶素子の出力端子は選択回路
中の対応する複数の第1の論理素子の各第1の入力端子
および第2の論理素子の第1の各入力端子に接続され、
選択回路中の複数の第1の論理素子の各出力端子は対応
するPチャネルのトランジスタの各ゲートに接続され、
選択回路中の複数の第2の論理素子の各出力端子は対応
するNチャネルのトランジスタの各ゲートに接続され、
書き込み信号入力端子に加えられる信号により記憶素子
に所定の制御値を書き込むことによって、信号入力端子
に入力する入力信号の遅延量を制御し、遅延された遅延
信号を出力端子に出力するように構成される。
【0013】本発明の第4の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のPチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するNチャ
ネルのトランジスタとを備え、Pチャネルのトランジス
タの各ソース電極を電源に接続し、その各ドレイン電極
を出力端子に接続し、各ゲート電極を各制御信号入力端
子に接続し、Nチャネルのトランジスタのソース電極を
グラウンドに接続し、そのドレイン電極を出力端子に接
続し、ゲート電極を制御信号入力端子に接続し、複数の
Pチャネルのトランジスタの各ゲート電極には入力信号
または固定電圧のいずれかを印加し、Nチャネルのトラ
ンジスタのゲート電極には入力信号を印加することによ
って、入力信号の遅延量を制御し、遅延された遅延信号
を出力端子に出力するように構成される。
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のPチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するNチャ
ネルのトランジスタとを備え、Pチャネルのトランジス
タの各ソース電極を電源に接続し、その各ドレイン電極
を出力端子に接続し、各ゲート電極を各制御信号入力端
子に接続し、Nチャネルのトランジスタのソース電極を
グラウンドに接続し、そのドレイン電極を出力端子に接
続し、ゲート電極を制御信号入力端子に接続し、複数の
Pチャネルのトランジスタの各ゲート電極には入力信号
または固定電圧のいずれかを印加し、Nチャネルのトラ
ンジスタのゲート電極には入力信号を印加することによ
って、入力信号の遅延量を制御し、遅延された遅延信号
を出力端子に出力するように構成される。
【0014】本発明の第5の遅延量可変回路は、第4の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
信号入力端子は複数の第1の論理素子の各第2の入力端
子に接続され、複数の制御信号入力端子は対応する複数
の第1の論理素子の各第1の入力端子に接続され、複数
の第1の論理素子の各出力端子は対応するPチャネルの
トランジスタの各ゲートに接続され、入力信号端子に入
力信号を与え、制御信号入力端子に所定の制御値を与え
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を出力端子に出力す
るように構成される。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
信号入力端子は複数の第1の論理素子の各第2の入力端
子に接続され、複数の制御信号入力端子は対応する複数
の第1の論理素子の各第1の入力端子に接続され、複数
の第1の論理素子の各出力端子は対応するPチャネルの
トランジスタの各ゲートに接続され、入力信号端子に入
力信号を与え、制御信号入力端子に所定の制御値を与え
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を出力端子に出力す
るように構成される。
【0015】本発明の第6の遅延量可変回路は、第4の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、第1の入力端子および第2の入力端子を有す
る記憶素子を複数含む記憶回路と、入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、信号入力端子は選択回路中の複数の第1の論理素子
の各第2の入力端子に接続され、書き込み信号入力端子
は記憶回路中の複数の記憶素子の各第2の入力端子に接
続され、複数の制御信号入力端子は記憶回路中の対応す
る複数の記憶素子の各第1の入力端子に接続され、記憶
回路中の各記憶素子の出力端子は選択回路中の対応する
複数の第1の論理素子の各第1の入力端子の各入力端子
に接続され、選択回路中の複数の第1の論理素子の各出
力端子は対応するPチャネルのトランジスタの各ゲート
に接続され、書き込み信号入力端子に加えられる信号に
より記憶素子に所定の制御値を書き込むことによって、
信号入力端子に入力する入力信号の遅延量を制御し、遅
延された遅延信号を出力端子に出力するように構成され
る。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、第1の入力端子および第2の入力端子を有す
る記憶素子を複数含む記憶回路と、入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、信号入力端子は選択回路中の複数の第1の論理素子
の各第2の入力端子に接続され、書き込み信号入力端子
は記憶回路中の複数の記憶素子の各第2の入力端子に接
続され、複数の制御信号入力端子は記憶回路中の対応す
る複数の記憶素子の各第1の入力端子に接続され、記憶
回路中の各記憶素子の出力端子は選択回路中の対応する
複数の第1の論理素子の各第1の入力端子の各入力端子
に接続され、選択回路中の複数の第1の論理素子の各出
力端子は対応するPチャネルのトランジスタの各ゲート
に接続され、書き込み信号入力端子に加えられる信号に
より記憶素子に所定の制御値を書き込むことによって、
信号入力端子に入力する入力信号の遅延量を制御し、遅
延された遅延信号を出力端子に出力するように構成され
る。
【0016】本発明の第7の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のNチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するPチャ
ネルのトランジスタとを備え、Nチャネルのトランジス
タの各ソース電極をグラウンドに接続し、その各ドレイ
ン電極を出力端子に接続し、各ゲート電極を各制御信号
入力端子に接続し、Pチャネルのトランジスタのソース
電極を電源に接続し、そのドレイン電極を出力端子に接
続し、ゲート電極を制御信号入力端子に接続し、複数の
Nチャネルのトランジスタの各ゲート電極には入力信号
または固定電圧のいずれかを印加し、Pチャネルのトラ
ンジスタのゲート電極には入力信号を印加することによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を出力端子に出力するように構
成される。
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のNチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するPチャ
ネルのトランジスタとを備え、Nチャネルのトランジス
タの各ソース電極をグラウンドに接続し、その各ドレイ
ン電極を出力端子に接続し、各ゲート電極を各制御信号
入力端子に接続し、Pチャネルのトランジスタのソース
電極を電源に接続し、そのドレイン電極を出力端子に接
続し、ゲート電極を制御信号入力端子に接続し、複数の
Nチャネルのトランジスタの各ゲート電極には入力信号
または固定電圧のいずれかを印加し、Pチャネルのトラ
ンジスタのゲート電極には入力信号を印加することによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を出力端子に出力するように構
成される。
【0017】本発明の第8の遅延量可変回路は、第7の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
信号入力端子は複数の第2の論理素子の各第2の入力端
子に接続され、複数の制御信号入力端子は対応する複数
の第2の論理素子の各第1の入力端子に接続され、複数
の第2の論理素子の各出力端子は対応するNチャネルの
トランジスタの各ゲートに接続され、入力信号端子に入
力信号を与え、制御信号入力端子に所定の制御値を与え
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を出力端子に出力す
るように構成される。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
信号入力端子は複数の第2の論理素子の各第2の入力端
子に接続され、複数の制御信号入力端子は対応する複数
の第2の論理素子の各第1の入力端子に接続され、複数
の第2の論理素子の各出力端子は対応するNチャネルの
トランジスタの各ゲートに接続され、入力信号端子に入
力信号を与え、制御信号入力端子に所定の制御値を与え
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を出力端子に出力す
るように構成される。
【0018】本発明の第9の遅延量可変回路は、第7の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路と、第1の入力端子および第2の入力端子を有す
る記憶素子を複数含む記憶回路と、入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、信号入力端子は選択回路中の複数の第2の論理素子
の各第2の入力端子に接続され、書き込み信号入力端子
は記憶回路中の複数の記憶素子の各第2の入力端子に接
続され、複数の制御信号入力端子は記憶回路中の対応す
る複数の記憶素子の各第1の入力端子に接続され、記憶
回路中の各記憶素子の出力端子は選択回路中の対応する
複数の第2の論理素子の各第1の入力端子の各入力端子
に接続され、選択回路中の複数の第2の論理素子の各出
力端子は対応するNチャネルのトランジスタの各ゲート
に接続され、書き込み信号入力端子に加えられる信号に
より記憶素子に所定の制御値を書き込むことによって、
信号入力端子に入力する入力信号の遅延量を制御し、遅
延された遅延信号を出力端子に出力するように構成され
る。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路と、第1の入力端子および第2の入力端子を有す
る記憶素子を複数含む記憶回路と、入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、信号入力端子は選択回路中の複数の第2の論理素子
の各第2の入力端子に接続され、書き込み信号入力端子
は記憶回路中の複数の記憶素子の各第2の入力端子に接
続され、複数の制御信号入力端子は記憶回路中の対応す
る複数の記憶素子の各第1の入力端子に接続され、記憶
回路中の各記憶素子の出力端子は選択回路中の対応する
複数の第2の論理素子の各第1の入力端子の各入力端子
に接続され、選択回路中の複数の第2の論理素子の各出
力端子は対応するNチャネルのトランジスタの各ゲート
に接続され、書き込み信号入力端子に加えられる信号に
より記憶素子に所定の制御値を書き込むことによって、
信号入力端子に入力する入力信号の遅延量を制御し、遅
延された遅延信号を出力端子に出力するように構成され
る。
【0019】本発明の第10の遅延量可変回路は、第1
の発明において、Pチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W1は、W1=m:m×2:
m×22:m×23・・・m×2i(ここで、iは正整数)の
関係にあるように構成される。
の発明において、Pチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W1は、W1=m:m×2:
m×22:m×23・・・m×2i(ここで、iは正整数)の
関係にあるように構成される。
【0020】本発明の第11の遅延量可変回路は、第1
の発明において、Nチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W2は、W2=n:n×2:
n×22:n×23・・・n×2i(ここで、iは正整数)の
関係にあるように構成される。
の発明において、Nチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W2は、W2=n:n×2:
n×22:n×23・・・n×2i(ここで、iは正整数)の
関係にあるように構成される。
【0021】本発明の第12の遅延量可変回路は、第1
の発明において、Pチャネルの複数のトランジスタおよ
びNチャネルの複数のトランジスタの異なった構造寸法
は一定の線幅の複数のゲート電極を設けることによって
実現し、その複数の異なるゲート電極の比Nは、N=
1:2:22:23・・・2i(ここで、iは正整数)の関係
にあるように構成される。
の発明において、Pチャネルの複数のトランジスタおよ
びNチャネルの複数のトランジスタの異なった構造寸法
は一定の線幅の複数のゲート電極を設けることによって
実現し、その複数の異なるゲート電極の比Nは、N=
1:2:22:23・・・2i(ここで、iは正整数)の関係
にあるように構成される。
【0022】本発明の第13の信号読み出し回路は、第
1〜9の発明における遅延量可変回路の出力をDフリッ
プフロップ回路のD端子に接続し、Dフリップフロップ
回路のT端子をクロック入力端子に接続し、遅延量可変
回路の遅延量を制御することによって、T端子に入力さ
れるクロック信号によって、遅延量可変回路の出力を誤
りなく読み出すように構成される。
1〜9の発明における遅延量可変回路の出力をDフリッ
プフロップ回路のD端子に接続し、Dフリップフロップ
回路のT端子をクロック入力端子に接続し、遅延量可変
回路の遅延量を制御することによって、T端子に入力さ
れるクロック信号によって、遅延量可変回路の出力を誤
りなく読み出すように構成される。
【0023】
実施の形態1.図1は実施の形態1の遅延量可変回路の
基本的な構成例を示す図である。図1の遅延量可変回路
はゲート幅の異なる複数の並列接続されたPチャネルM
OSトランジスタ1〜4とゲート幅の異なる複数の並列
接続されたNチャネルMOSトランジスタ11〜14か
ら構成される。PチャネルMOSトランジスタ1〜4は
それぞれゲート幅Wがm、2m、4m、8m(mは定
数)で構成され、その各ゲートは入力端子101〜10
4に、ドレインは出力端子135に、ソースは電源VD
D131に接続される。またNチャネルMOSトランジ
スタ11〜14はそれぞれゲート幅Wがn、2n、4
n、8n(nは定数)で構成され、その各ゲートは入力
端子111〜114に、ドレインは出力端子135に、
ソースは接地132に接続される。
基本的な構成例を示す図である。図1の遅延量可変回路
はゲート幅の異なる複数の並列接続されたPチャネルM
OSトランジスタ1〜4とゲート幅の異なる複数の並列
接続されたNチャネルMOSトランジスタ11〜14か
ら構成される。PチャネルMOSトランジスタ1〜4は
それぞれゲート幅Wがm、2m、4m、8m(mは定
数)で構成され、その各ゲートは入力端子101〜10
4に、ドレインは出力端子135に、ソースは電源VD
D131に接続される。またNチャネルMOSトランジ
スタ11〜14はそれぞれゲート幅Wがn、2n、4
n、8n(nは定数)で構成され、その各ゲートは入力
端子111〜114に、ドレインは出力端子135に、
ソースは接地132に接続される。
【0024】図2および図3はPチャネルMOSトラン
ジスタ1〜4およびNチャネルMOSトランジスタ11
〜14の構造の概略を示す図である。図2および図3に
おいて、20はゲート電極、21はドレイン・ソース間
のチャネルを示す。Dはドレイン、Sはソース、Gはゲ
ートを意味し、丸印に使用されるときは各端子を表わ
す。図2において、(a)はPチャネルMOSトランジ
スタ1またはNチャネルMOSトランジスタ11の構造
を示し、(b)はPチャネルMOSトランジスタ2また
はNチャネルMOSトランジスタ12の構造を示し、
(c)はPチャネルMOSトランジスタ3またはNチャ
ネルMOSトランジスタ13の構造を示し、(d)はP
チャネルMOSトランジスタ4またはNチャネルMOS
トランジスタ14の構造を示す。本発明の特徴は遅延量
が大きい(a)から遅延量の小さい(d)までの遅延量
の異なるトランジスタを複数個並列に接続することによ
って、一番遅延量の小さなトランジスタの遅延量を小さ
く設定しておくことによって、微細な遅延量から大きな
遅延量までディスクリートな遅延量を得ることができ
る。
ジスタ1〜4およびNチャネルMOSトランジスタ11
〜14の構造の概略を示す図である。図2および図3に
おいて、20はゲート電極、21はドレイン・ソース間
のチャネルを示す。Dはドレイン、Sはソース、Gはゲ
ートを意味し、丸印に使用されるときは各端子を表わ
す。図2において、(a)はPチャネルMOSトランジ
スタ1またはNチャネルMOSトランジスタ11の構造
を示し、(b)はPチャネルMOSトランジスタ2また
はNチャネルMOSトランジスタ12の構造を示し、
(c)はPチャネルMOSトランジスタ3またはNチャ
ネルMOSトランジスタ13の構造を示し、(d)はP
チャネルMOSトランジスタ4またはNチャネルMOS
トランジスタ14の構造を示す。本発明の特徴は遅延量
が大きい(a)から遅延量の小さい(d)までの遅延量
の異なるトランジスタを複数個並列に接続することによ
って、一番遅延量の小さなトランジスタの遅延量を小さ
く設定しておくことによって、微細な遅延量から大きな
遅延量までディスクリートな遅延量を得ることができ
る。
【0025】トランジスタの遅延量はゲートの線幅Lお
よびゲート幅Wに依存する。ゲートの線幅Lを小さくす
ると、遅延量は小さくなり、またゲート幅Wを大きくす
ると遅延量は小さくなる。一方、ゲートの線幅Lを大き
くすると、遅延量は大きくなり、またゲート幅Wを小さ
くすると遅延量は大きくなる。なお、ゲートの線幅Lは
LSIの製造工程で決まる線幅であるので任意な値を選
ぶことはできない。このようなトランジスタの性質を利
用して、図2(a)〜図2(d)に示すような複数のト
ランジスタを形成する。図2(a)は、最小単位のゲー
トの線幅Lおよびゲート幅Wを有する第1のトランジス
タであり、図2(b)は、ゲート線幅Lが第1のトラン
ジスタと同じでゲートの幅Wを2倍にして遅延量を図2
(a)のほぼ1/2倍にした第2のトランジスタであ
り、図2(c)は、ゲート線幅Lが第1のトランジスタ
と同じでゲートの幅Wを4倍にして遅延量を図2(a)
のほぼ1/4倍にした第3のトランジスタであり、図2
(d)は、ゲート線幅Lが第1のトランジスタと同じで
ゲートの幅Wを8倍にして遅延量を図2(a)のほぼ1
/8倍にした第4のトランジスタである。
よびゲート幅Wに依存する。ゲートの線幅Lを小さくす
ると、遅延量は小さくなり、またゲート幅Wを大きくす
ると遅延量は小さくなる。一方、ゲートの線幅Lを大き
くすると、遅延量は大きくなり、またゲート幅Wを小さ
くすると遅延量は大きくなる。なお、ゲートの線幅Lは
LSIの製造工程で決まる線幅であるので任意な値を選
ぶことはできない。このようなトランジスタの性質を利
用して、図2(a)〜図2(d)に示すような複数のト
ランジスタを形成する。図2(a)は、最小単位のゲー
トの線幅Lおよびゲート幅Wを有する第1のトランジス
タであり、図2(b)は、ゲート線幅Lが第1のトラン
ジスタと同じでゲートの幅Wを2倍にして遅延量を図2
(a)のほぼ1/2倍にした第2のトランジスタであ
り、図2(c)は、ゲート線幅Lが第1のトランジスタ
と同じでゲートの幅Wを4倍にして遅延量を図2(a)
のほぼ1/4倍にした第3のトランジスタであり、図2
(d)は、ゲート線幅Lが第1のトランジスタと同じで
ゲートの幅Wを8倍にして遅延量を図2(a)のほぼ1
/8倍にした第4のトランジスタである。
【0026】図2(a)〜図2(d)のトランジスタの
ゲートの線幅Lは2nの関係にあり、遅延量は、それぞ
れ、1/20(=1),1/21(=1/2),1/2
2(=1/4),1/23(=1/8)の関係にある。
したがって、これらのトランジスタをそれぞれ図1の1
〜4および11〜14を用いて、制御信号PG1〜PG
4およびNG1〜NG4を組み合わせることによって1
5通りの遅延量の組み合わせができる。ここで、制御信
号PG1〜PG4およびNG1〜NG4はデータ信号D
ATAまたは論理「H」または論理「L」の電圧であ
る。
ゲートの線幅Lは2nの関係にあり、遅延量は、それぞ
れ、1/20(=1),1/21(=1/2),1/2
2(=1/4),1/23(=1/8)の関係にある。
したがって、これらのトランジスタをそれぞれ図1の1
〜4および11〜14を用いて、制御信号PG1〜PG
4およびNG1〜NG4を組み合わせることによって1
5通りの遅延量の組み合わせができる。ここで、制御信
号PG1〜PG4およびNG1〜NG4はデータ信号D
ATAまたは論理「H」または論理「L」の電圧であ
る。
【0027】図3においては、図2と同様に、ゲートの
幅Wを大きく取りたいときにゲート線を複数並列に接続
することによって実質的に大きなゲート幅Wを得ること
ができる。
幅Wを大きく取りたいときにゲート線を複数並列に接続
することによって実質的に大きなゲート幅Wを得ること
ができる。
【0028】次に、図1の遅延量可変回路の動作につい
て説明する。図4は図1に示す本発明の遅延量可変回路
の動作を示すタイミングチャートである。図4におい
て、(a)は、入力端子101〜104および入力端子
111〜114に全て「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」の入力信号(制御信号
PG1〜PG4、NG1〜NG4)が入力された場合を
示す図である。制御信号PG1〜PG4、NG1〜NG
4が「0→1」、すなわち論理「L」→論理「H」にな
るとき、PチャネルMOSトランジスタ1〜4は全てオ
フになり、一方、NチャネルMOSトランジスタ11〜
14はオンになる。NチャネルMOSトランジスタ11
〜14がオンになると、出力端子135の出力信号は論
理「H」→論理「L」になる。この時、NチャネルMO
Sトランジスタ11〜14は全て並列に接続されるの
で、図2に示す場合は、ゲートの幅Wの総和はW+2W
+4W+8W=15Wで最も広くなり、したがって最も
遅延量の小さな状態となる。すなわちパルスの立ち下が
りでt1の遅延量を有する。一方、制御信号PG1〜P
G4、NG1〜NG4が「1→0」、すなわち論理
「H」→論理「L」になるときに、NチャネルMOSト
ランジスタ11〜14は全てオフになると共にPチャネ
ルMOSトランジスタ1〜4は全てオンとなる。したが
って、出力端子135の出力波形は論理「H」になる。
この時は、PチャネルMOSトランジスタ1〜4が全て
並列に接続され、ゲートの幅Wの総和はW+2W+4W
+8W=15Wで最も広くなり、したがって最も遅延量
の小さな状態となる。すなわちパルスの立ち上がりでt
2の遅延量を有する。このように、入力信号と「0→1
→0」と変化すると、出力端子135の出力信号は立ち
上がりでt1の遅延量を有し、立ち上がりでt2の遅延
量を有する「1→0→1」の波形が得られる。なお、立
ち上がりの遅延量t1と立ち下がりの遅延量t2が同一
の場合もある。
て説明する。図4は図1に示す本発明の遅延量可変回路
の動作を示すタイミングチャートである。図4におい
て、(a)は、入力端子101〜104および入力端子
111〜114に全て「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」の入力信号(制御信号
PG1〜PG4、NG1〜NG4)が入力された場合を
示す図である。制御信号PG1〜PG4、NG1〜NG
4が「0→1」、すなわち論理「L」→論理「H」にな
るとき、PチャネルMOSトランジスタ1〜4は全てオ
フになり、一方、NチャネルMOSトランジスタ11〜
14はオンになる。NチャネルMOSトランジスタ11
〜14がオンになると、出力端子135の出力信号は論
理「H」→論理「L」になる。この時、NチャネルMO
Sトランジスタ11〜14は全て並列に接続されるの
で、図2に示す場合は、ゲートの幅Wの総和はW+2W
+4W+8W=15Wで最も広くなり、したがって最も
遅延量の小さな状態となる。すなわちパルスの立ち下が
りでt1の遅延量を有する。一方、制御信号PG1〜P
G4、NG1〜NG4が「1→0」、すなわち論理
「H」→論理「L」になるときに、NチャネルMOSト
ランジスタ11〜14は全てオフになると共にPチャネ
ルMOSトランジスタ1〜4は全てオンとなる。したが
って、出力端子135の出力波形は論理「H」になる。
この時は、PチャネルMOSトランジスタ1〜4が全て
並列に接続され、ゲートの幅Wの総和はW+2W+4W
+8W=15Wで最も広くなり、したがって最も遅延量
の小さな状態となる。すなわちパルスの立ち上がりでt
2の遅延量を有する。このように、入力信号と「0→1
→0」と変化すると、出力端子135の出力信号は立ち
上がりでt1の遅延量を有し、立ち上がりでt2の遅延
量を有する「1→0→1」の波形が得られる。なお、立
ち上がりの遅延量t1と立ち下がりの遅延量t2が同一
の場合もある。
【0029】図4(b)は、入力端子102〜104お
よび入力端子112〜114に入力データ信号が入力さ
れ、制御信号PG1に論理「H」、NG11に論理
「L」が入力され、PチャネルMOSトランジスタ1お
よびNチャネルMOSトランジスタ11が常時オフの場
合の遅延特性を示す図である。入力データ信号が「0→
1」に変化すると、PチャネルMOSトランジスタ2〜
4はオフとなり、NチャネルMOSトランジスタ12〜
14はオンとなる。したがって、このときには、出力端
子135の出力波形は論理「H」→論理「L」となる。
この時のNチャネルMOSトランジスタ12〜14のゲ
ート幅Wの総和は2W+4W+8W=14Wとなり、図
4(a)よりもゲート幅がWだけ小さくなっているの
で、図4(a)遅延量よりも△t1だけ遅延量が大きく
なっている。したがって、出力端子135には入力信号
に対して立ち下がり遅延量t1+t△1を有する反転波
形が出力される。
よび入力端子112〜114に入力データ信号が入力さ
れ、制御信号PG1に論理「H」、NG11に論理
「L」が入力され、PチャネルMOSトランジスタ1お
よびNチャネルMOSトランジスタ11が常時オフの場
合の遅延特性を示す図である。入力データ信号が「0→
1」に変化すると、PチャネルMOSトランジスタ2〜
4はオフとなり、NチャネルMOSトランジスタ12〜
14はオンとなる。したがって、このときには、出力端
子135の出力波形は論理「H」→論理「L」となる。
この時のNチャネルMOSトランジスタ12〜14のゲ
ート幅Wの総和は2W+4W+8W=14Wとなり、図
4(a)よりもゲート幅がWだけ小さくなっているの
で、図4(a)遅延量よりも△t1だけ遅延量が大きく
なっている。したがって、出力端子135には入力信号
に対して立ち下がり遅延量t1+t△1を有する反転波
形が出力される。
【0030】次に、入力データ信号が「1→0」に変化
すると、NチャネルMOSトランジスタ12〜14はオ
フとなり、PチャネルMOSトランジスタ2〜4はオン
となる。したがって、このときには、出力端子135の
出力波形は論理「L」→論理「H」となる。この時のP
チャネルMOSトランジスタ2〜4のゲート幅Wの総和
は2W+4W+8W=14Wとなり、図4(a)よりも
ゲート幅がWだけ小さくなっているので、図4(a)遅
延量よりも△t2だけ遅延量が大きくなっている。した
がって、出力端子135には入力信号に対して立ち上が
り遅延量t2+t△2を有する出力波形が出力される。
なお、遅延量△t1と△t2が同じ場合もある。
すると、NチャネルMOSトランジスタ12〜14はオ
フとなり、PチャネルMOSトランジスタ2〜4はオン
となる。したがって、このときには、出力端子135の
出力波形は論理「L」→論理「H」となる。この時のP
チャネルMOSトランジスタ2〜4のゲート幅Wの総和
は2W+4W+8W=14Wとなり、図4(a)よりも
ゲート幅がWだけ小さくなっているので、図4(a)遅
延量よりも△t2だけ遅延量が大きくなっている。した
がって、出力端子135には入力信号に対して立ち上が
り遅延量t2+t△2を有する出力波形が出力される。
なお、遅延量△t1と△t2が同じ場合もある。
【0031】図4(c)は、入力端子101,103,
104および入力端子111,113,114に入力デ
ータ信号が入力され、入力端子102に論理「H」、入
力端子112に論理「L」が入力され、PチャネルMO
Sトランジスタ2およびNチャネルMOSトランジスタ
12が常時オフの場合の遅延特性を示す図である。入力
データ信号が「0→1」に変化すると、PチャネルMO
Sトランジスタ1,3,4はオフとなり、NチャネルM
OSトランジスタ11,13,14はオンとなる。した
がって、このときには、出力端子135の出力波形は論
理「H」→論理「L」となる。この時のゲート幅Wの総
和はW+4W+8W=13Wとなり、図4(a)よりも
ゲート幅が2Wだけ小さくなっているので、図4(a)
の遅延量よりも2△t1だけ遅延量が大きくなってい
る。したがって、出力端子135には入力信号に対して
立ち上がり遅延量t1+2△t1を有する出力波形が出
力される。
104および入力端子111,113,114に入力デ
ータ信号が入力され、入力端子102に論理「H」、入
力端子112に論理「L」が入力され、PチャネルMO
Sトランジスタ2およびNチャネルMOSトランジスタ
12が常時オフの場合の遅延特性を示す図である。入力
データ信号が「0→1」に変化すると、PチャネルMO
Sトランジスタ1,3,4はオフとなり、NチャネルM
OSトランジスタ11,13,14はオンとなる。した
がって、このときには、出力端子135の出力波形は論
理「H」→論理「L」となる。この時のゲート幅Wの総
和はW+4W+8W=13Wとなり、図4(a)よりも
ゲート幅が2Wだけ小さくなっているので、図4(a)
の遅延量よりも2△t1だけ遅延量が大きくなってい
る。したがって、出力端子135には入力信号に対して
立ち上がり遅延量t1+2△t1を有する出力波形が出
力される。
【0032】次に、入力データ信号が「1→0」に変化
すると、PチャネルMOSトランジスタ1,3,4はオ
ンとなり、NチャネルMOSトランジスタ11,13,
14はオフとなる。したがって、このときには、出力端
子135の出力波形は論理「L」→論理「H」となる。
この時のPチャネルMOSトランジスタ1,3,4のゲ
ート幅Wの総和はW+4W+8W=13Wとなり、図4
(a)よりもゲート幅が2Wだけ小さくなっているの
で、図4(a)遅延量よりも2△t2だけ遅延量が大き
くなっている。したがって、出力端子135には入力信
号に対して立ち上がり遅延量t2+2△t2を有する出
力波形が出力される。
すると、PチャネルMOSトランジスタ1,3,4はオ
ンとなり、NチャネルMOSトランジスタ11,13,
14はオフとなる。したがって、このときには、出力端
子135の出力波形は論理「L」→論理「H」となる。
この時のPチャネルMOSトランジスタ1,3,4のゲ
ート幅Wの総和はW+4W+8W=13Wとなり、図4
(a)よりもゲート幅が2Wだけ小さくなっているの
で、図4(a)遅延量よりも2△t2だけ遅延量が大き
くなっている。したがって、出力端子135には入力信
号に対して立ち上がり遅延量t2+2△t2を有する出
力波形が出力される。
【0033】同様に、図(d)は、入力端子101およ
び入力端子111に入力データ信号が入力され、入力端
子102〜104に論理「H」、入力端子112〜11
4に論理「L」が入力され、PチャネルMOSトランジ
スタ2〜4およびNチャネルMOSトランジスタ12〜
14が常時オフの場合の遅延特性を示す図である。入力
データ信号が「0→1」に変化すると、PチャネルMO
Sトランジスタ1はオフとなり、NチャネルMOSトラ
ンジスタ11はオンとなる。したがって、このときに
は、出力端子135の出力波形は論理「H」→論理
「L」となる。この時のゲート幅Wの総和はWとなり、
図4(a)よりもゲート幅が14Wだけ小さくなってい
るので、図4(a)の遅延量よりも14△t1だけ遅延
量が大きくなっている。したがって、出力端子135に
は出力端子135には入力信号に対して立ち上がり遅延
量t1+14△t1を有する出力波形が出力される。
び入力端子111に入力データ信号が入力され、入力端
子102〜104に論理「H」、入力端子112〜11
4に論理「L」が入力され、PチャネルMOSトランジ
スタ2〜4およびNチャネルMOSトランジスタ12〜
14が常時オフの場合の遅延特性を示す図である。入力
データ信号が「0→1」に変化すると、PチャネルMO
Sトランジスタ1はオフとなり、NチャネルMOSトラ
ンジスタ11はオンとなる。したがって、このときに
は、出力端子135の出力波形は論理「H」→論理
「L」となる。この時のゲート幅Wの総和はWとなり、
図4(a)よりもゲート幅が14Wだけ小さくなってい
るので、図4(a)の遅延量よりも14△t1だけ遅延
量が大きくなっている。したがって、出力端子135に
は出力端子135には入力信号に対して立ち上がり遅延
量t1+14△t1を有する出力波形が出力される。
【0034】次に、入力データ信号が「1→0」に変化
すると、PチャネルMOSトランジスタ1はオンとな
り、NチャネルMOSトランジスタ11はオフとなる。
したがって、このときには、出力端子135の出力波形
は論理「L」→論理「H」となる。この時のPチャネル
MOSトランジスタ1のゲート幅Wの総和はWとなり、
図4(a)よりもゲート幅が14Wだけ小さくなってい
るので、図4(a)遅延量よりも14△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+14△t2を
有する出力波形が出力される。
すると、PチャネルMOSトランジスタ1はオンとな
り、NチャネルMOSトランジスタ11はオフとなる。
したがって、このときには、出力端子135の出力波形
は論理「L」→論理「H」となる。この時のPチャネル
MOSトランジスタ1のゲート幅Wの総和はWとなり、
図4(a)よりもゲート幅が14Wだけ小さくなってい
るので、図4(a)遅延量よりも14△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+14△t2を
有する出力波形が出力される。
【0035】このようにゲート幅Wを当たり△t1およ
び△t2の遅延量を可変できる。この△t1および△t
2を小さく設定することにより、従来の遅延量可変回路
の問題点であった遅延の可変量を所定の遅延量以下にで
きないという問題点が解決できる。また、動作周波数の
上昇によるセットアップタイムやホールドタイムの厳し
い規格にも対応できる。なお本回路の説明では、Pチャ
ネルMOSトランジスタの段数を4段、Nチャネルトラ
ンジスタの段数を4段としたが、4段以外でも同様の効
果が得られることは明らかである。
び△t2の遅延量を可変できる。この△t1および△t
2を小さく設定することにより、従来の遅延量可変回路
の問題点であった遅延の可変量を所定の遅延量以下にで
きないという問題点が解決できる。また、動作周波数の
上昇によるセットアップタイムやホールドタイムの厳し
い規格にも対応できる。なお本回路の説明では、Pチャ
ネルMOSトランジスタの段数を4段、Nチャネルトラ
ンジスタの段数を4段としたが、4段以外でも同様の効
果が得られることは明らかである。
【0036】実施の形態2.次に、本発明は実施の形態
2の遅延量可変回路について説明する。図5は図1の遅
延量可変回路100をフリップフロップ134の遅延バ
ッファとして使用した例である。図5において、遅延量
可変回路100の出力S100は出力端子135を介し
てフリップフロップ134のデータ入力端子Dに入力さ
れる。フリップフロップ134のクロック入力端子Tに
はクロック信号(CLK)が入力される。遅延量可変回
路100には図1と同様に制御信号PG1〜PG4およ
びNG1〜NG4が入力される。ここで、制御信号PG
1〜PG4はデータ信号DATAまたは論理「H」また
は論理「L」の電圧である。
2の遅延量可変回路について説明する。図5は図1の遅
延量可変回路100をフリップフロップ134の遅延バ
ッファとして使用した例である。図5において、遅延量
可変回路100の出力S100は出力端子135を介し
てフリップフロップ134のデータ入力端子Dに入力さ
れる。フリップフロップ134のクロック入力端子Tに
はクロック信号(CLK)が入力される。遅延量可変回
路100には図1と同様に制御信号PG1〜PG4およ
びNG1〜NG4が入力される。ここで、制御信号PG
1〜PG4はデータ信号DATAまたは論理「H」また
は論理「L」の電圧である。
【0037】図6は図5の各部における信号波形を示す
図である。図6(a)はクロック入力端子Tに入力され
るクロック信号CLKの波形を示す図であり、一例とし
て、たとえば、クロック周波数が200MHzの場合の
クロック波形を示す。図6(b)は、フリップフロップ
134のデータ入力端子Dに入力する正常なデータであ
り、図6(c)は、フリップフロップ134のデータ入
力端子Dに入力する異常なデータを示す。ここで正常と
はフリップフロップ134に入力するクロックCLKに
よってデータ入力信号が正常に出力端子Qから出力され
る場合の入力データをいい、異常とはフリップフロップ
134に入力するCLKによってデータ入力信号が正常
に出力端子Qから出力されない場合の入力データをい
う。たとえば、フリップフロップ134におけるセット
アップタイムおよびホールドタイムがそれぞれ2.0n
sおよび0.5nsと規定されている場合を例に取って
説明する。
図である。図6(a)はクロック入力端子Tに入力され
るクロック信号CLKの波形を示す図であり、一例とし
て、たとえば、クロック周波数が200MHzの場合の
クロック波形を示す。図6(b)は、フリップフロップ
134のデータ入力端子Dに入力する正常なデータであ
り、図6(c)は、フリップフロップ134のデータ入
力端子Dに入力する異常なデータを示す。ここで正常と
はフリップフロップ134に入力するクロックCLKに
よってデータ入力信号が正常に出力端子Qから出力され
る場合の入力データをいい、異常とはフリップフロップ
134に入力するCLKによってデータ入力信号が正常
に出力端子Qから出力されない場合の入力データをい
う。たとえば、フリップフロップ134におけるセット
アップタイムおよびホールドタイムがそれぞれ2.0n
sおよび0.5nsと規定されている場合を例に取って
説明する。
【0038】図6(b)のような波形がフリップフロッ
プ134のデータ入力端子Dに入力したときには、セッ
トアップタイムが2.5ns、ホールドタイムが2.5
nsであるので、フリップフロップ134は入力データ
を正確に誤りなく読み取ることができる。一方、図6
(c)のような波形がフリップフロップ134のデータ
入力端子Dに入力したときには、セットアップタイムが
2.5ns、ホールドタイムが0nsであるので、フリ
ップフロップ134は入力データを正確に誤りなく読み
取ることができない。したがって、このように、フリッ
プフロップ134が読み取ることができない場合には、
フリップフロップ134のデータ入力端子Dの前に遅延
量可変回路100をおいて入力データ信号を遅延させる
ことによって、図6(c)に示すような異常な入力デー
タ信号を正常に読み取るようにすることができる。この
場合、入力データ信号の波形によって遅延量可変回路1
00で遅延させる遅延量が異なるので、遅延量可変回路
100の遅延量は微細に調整できることが必要である。
プ134のデータ入力端子Dに入力したときには、セッ
トアップタイムが2.5ns、ホールドタイムが2.5
nsであるので、フリップフロップ134は入力データ
を正確に誤りなく読み取ることができる。一方、図6
(c)のような波形がフリップフロップ134のデータ
入力端子Dに入力したときには、セットアップタイムが
2.5ns、ホールドタイムが0nsであるので、フリ
ップフロップ134は入力データを正確に誤りなく読み
取ることができない。したがって、このように、フリッ
プフロップ134が読み取ることができない場合には、
フリップフロップ134のデータ入力端子Dの前に遅延
量可変回路100をおいて入力データ信号を遅延させる
ことによって、図6(c)に示すような異常な入力デー
タ信号を正常に読み取るようにすることができる。この
場合、入力データ信号の波形によって遅延量可変回路1
00で遅延させる遅延量が異なるので、遅延量可変回路
100の遅延量は微細に調整できることが必要である。
【0039】たとえば、図6(c)のような入力データ
信号をフリップフロップ134で正しく読み取るために
は、遅延量可変回路100における遅延量を0.5ns
にすれば、図6(d)に示すように、フリップフロップ
134のデータ入力端子Dにおけるセットアップタイム
が2.0nsとなり、ホールドタイムは0.5nsとな
る。このように、図6(c)のような異常なデータで
も、遅延量可変回路100を用いて異常なデータを遅延
させ、フリップフロップ134のデータ入力端子Dにお
いてセットアップタイムとホールドタイムが規格内に入
るように修正することによって、図6(c)のような異
常なデータでも正しく読み取ることができる。
信号をフリップフロップ134で正しく読み取るために
は、遅延量可変回路100における遅延量を0.5ns
にすれば、図6(d)に示すように、フリップフロップ
134のデータ入力端子Dにおけるセットアップタイム
が2.0nsとなり、ホールドタイムは0.5nsとな
る。このように、図6(c)のような異常なデータで
も、遅延量可変回路100を用いて異常なデータを遅延
させ、フリップフロップ134のデータ入力端子Dにお
いてセットアップタイムとホールドタイムが規格内に入
るように修正することによって、図6(c)のような異
常なデータでも正しく読み取ることができる。
【0040】図7は図5の各部における信号波形を示す
図である。図7の制御信号PG1〜PG4およびNG1
〜NG4および出力信号S100は図1に対応するタイ
ミングチャートである図4と同じであるので詳細な説明
は省略する。図7においては、遅延量可変回路100か
らの出力信号S100とクロック信号CLKとの関係に
おいて、セットアップタイムとホールドタイムが遅延量
可変回路100の遅延量によってどのように変化するか
について説明する。図7(a)においては、S100の
遅延量は立ち下がりにおいてt1であり、立ち上がりに
おいてt2であり、この時に最も遅延量が小さい状態に
ある。このときはセットアップタイムsは十分に大きい
がホールドタイムhが小さすぎて規格範囲内に入ってい
ないので出力信号S100はフリップフロップ134に
よって正しく読まれないことになる。図7(b)におい
ては、出力信号S100の遅延量は立ち下がりにおいて
t1+Δt1であり、立ち上がりにおいてt2+Δt2
であり、この時には遅延量が2番目に小さい状態にあ
る。このときもセットアップタイムsは十分に大きい
が、ホールドタイムhがやはり小さすぎて規格範囲内に
入っていないので出力信号S100はフリップフロップ
134によって正しく読まれないことになる。図7
(c)においては、出力信号S100の遅延量は立ち下
がりにおいてt1+2Δt1であり、立ち上がりにおい
てt2+2Δt2であり、この時には遅延量が3番目に
小さい状態にある。このときはセットアップタイムsは
十分に大きく、またホールドタイムhも十分に規格範囲
内に入っているので出力信号S100はフリップフロッ
プ134によって正しく読まれることになる。図7
(d)においては、出力信号S100の遅延量は立ち下
がりにおいてt1+14Δt1であり、立ち上がりにお
いてt2+14Δt2であり、この時には遅延量が一番
大きな状態にある。このときはホールドタイムは規格範
囲内に入っているが、セットアップタイムが規格値より
も小さすぎて規格範囲内に入っていないので出力信号S
100はフリップフロップ134によって正しく読まれ
ないことになる。このように、適切な遅延量を設定する
ことによって出力信号S100はフリップフロップ13
4において正しく誤りなく読み取られることになる。
図である。図7の制御信号PG1〜PG4およびNG1
〜NG4および出力信号S100は図1に対応するタイ
ミングチャートである図4と同じであるので詳細な説明
は省略する。図7においては、遅延量可変回路100か
らの出力信号S100とクロック信号CLKとの関係に
おいて、セットアップタイムとホールドタイムが遅延量
可変回路100の遅延量によってどのように変化するか
について説明する。図7(a)においては、S100の
遅延量は立ち下がりにおいてt1であり、立ち上がりに
おいてt2であり、この時に最も遅延量が小さい状態に
ある。このときはセットアップタイムsは十分に大きい
がホールドタイムhが小さすぎて規格範囲内に入ってい
ないので出力信号S100はフリップフロップ134に
よって正しく読まれないことになる。図7(b)におい
ては、出力信号S100の遅延量は立ち下がりにおいて
t1+Δt1であり、立ち上がりにおいてt2+Δt2
であり、この時には遅延量が2番目に小さい状態にあ
る。このときもセットアップタイムsは十分に大きい
が、ホールドタイムhがやはり小さすぎて規格範囲内に
入っていないので出力信号S100はフリップフロップ
134によって正しく読まれないことになる。図7
(c)においては、出力信号S100の遅延量は立ち下
がりにおいてt1+2Δt1であり、立ち上がりにおい
てt2+2Δt2であり、この時には遅延量が3番目に
小さい状態にある。このときはセットアップタイムsは
十分に大きく、またホールドタイムhも十分に規格範囲
内に入っているので出力信号S100はフリップフロッ
プ134によって正しく読まれることになる。図7
(d)においては、出力信号S100の遅延量は立ち下
がりにおいてt1+14Δt1であり、立ち上がりにお
いてt2+14Δt2であり、この時には遅延量が一番
大きな状態にある。このときはホールドタイムは規格範
囲内に入っているが、セットアップタイムが規格値より
も小さすぎて規格範囲内に入っていないので出力信号S
100はフリップフロップ134によって正しく読まれ
ないことになる。このように、適切な遅延量を設定する
ことによって出力信号S100はフリップフロップ13
4において正しく誤りなく読み取られることになる。
【0041】上述のように、最小単位遅延量Δt1およ
びΔt2を小さく設定された遅延量可変回路100をフ
リップフロップ134のD入力端子の遅延バッファとし
て用いることによって、フリップフロップ134のデー
タセットアップタイムやホールドタイムを容易に規格値
内に入れることができる。厳しい規格のセットアップタ
イムやホールドタイムに対し、従来は遅延バッファの内
部に複数の遅延素子を用いてその単位遅延素子の接続段
数を変更することによって対応していたが、本発明にお
いてはそのような物理的な単位素子の変更は必要はな
く、外部から制御信号を入力することによって単位遅延
量Δt1およびΔt2の任意の倍数の遅延量を得ること
が可能であり、信号の性質に従って容易に遅延量を可変
できるので、どのような入力信号にも対応して入力信号
を誤りなく読み取ることができる。
びΔt2を小さく設定された遅延量可変回路100をフ
リップフロップ134のD入力端子の遅延バッファとし
て用いることによって、フリップフロップ134のデー
タセットアップタイムやホールドタイムを容易に規格値
内に入れることができる。厳しい規格のセットアップタ
イムやホールドタイムに対し、従来は遅延バッファの内
部に複数の遅延素子を用いてその単位遅延素子の接続段
数を変更することによって対応していたが、本発明にお
いてはそのような物理的な単位素子の変更は必要はな
く、外部から制御信号を入力することによって単位遅延
量Δt1およびΔt2の任意の倍数の遅延量を得ること
が可能であり、信号の性質に従って容易に遅延量を可変
できるので、どのような入力信号にも対応して入力信号
を誤りなく読み取ることができる。
【0042】実施の形態3.以下、図8は本発明の実施
の形態3の遅延量可変回路を示す図である。図8は、図
1の遅延量可変回路100に選択回路300を付加して
構成された遅延量可変回路を示す。図8において、遅延
量可変回路100は図1と同じであるので説明を省略す
る。選択回路300は、OR回路301〜304および
AND回路311〜314で構成され、その出力端子は
それぞれPチャネルトランジスタ1〜4およびNチャネ
ルMOSトランジスタ11〜14のゲートに接続され
る。選択回路300内のOR回路301〜304の入力
側は、反転端子がそれぞれ入力端子321〜324に接
続され、非反転端子がそれぞれ入力端子325に共通に
接続される。一方、AND回路311〜314の入力側
は、一方の端子が入力端子321〜324に、他方の端
子が入力端子325に共通に接続される。
の形態3の遅延量可変回路を示す図である。図8は、図
1の遅延量可変回路100に選択回路300を付加して
構成された遅延量可変回路を示す。図8において、遅延
量可変回路100は図1と同じであるので説明を省略す
る。選択回路300は、OR回路301〜304および
AND回路311〜314で構成され、その出力端子は
それぞれPチャネルトランジスタ1〜4およびNチャネ
ルMOSトランジスタ11〜14のゲートに接続され
る。選択回路300内のOR回路301〜304の入力
側は、反転端子がそれぞれ入力端子321〜324に接
続され、非反転端子がそれぞれ入力端子325に共通に
接続される。一方、AND回路311〜314の入力側
は、一方の端子が入力端子321〜324に、他方の端
子が入力端子325に共通に接続される。
【0043】図9は図8に示す本発明の遅延量可変回路
の動作を示すタイミングチャートである。図9におい
て、入力端子321〜324に入力される制御信号D1
〜D4として16進数に対応する論理「H」または論理
「L」の固定電圧を入力すると共にデータをデータ入力
端子325に入力することによって、所望のトランジス
タを動作させ、外部から入力したデータ信号を所定の遅
延量だけ遅延させるように制御できる。
の動作を示すタイミングチャートである。図9におい
て、入力端子321〜324に入力される制御信号D1
〜D4として16進数に対応する論理「H」または論理
「L」の固定電圧を入力すると共にデータをデータ入力
端子325に入力することによって、所望のトランジス
タを動作させ、外部から入力したデータ信号を所定の遅
延量だけ遅延させるように制御できる。
【0044】たとえば、図9(a)は、入力端子321
〜324に印加する制御信号D1〜D4を「1,1,
1,1」に設定する場合を示す。ここで、「1」は論理
「H」、「0」は論理「L」を表わすものとする。ま
た、データ入力端子325に入力するデータ信号DAT
Aは「0→1→0」、すなわち論理「L」→論理「H」
→論理「L」のように変化する信号であるものとする。
入力端子321〜324に入力する制御信号D1〜D4
が全て「1,1,1,1」であるので、OR回路301
〜304の反転入力端子で反転された論理「L」とな
る。したがって、OR回路301〜304においては、
データ入力端子325にのみ依存する信号が多少の遅延
時間の後に各出力端子から「0→1→0」の状態を有す
る出力信号S301〜S304として出力される。
〜324に印加する制御信号D1〜D4を「1,1,
1,1」に設定する場合を示す。ここで、「1」は論理
「H」、「0」は論理「L」を表わすものとする。ま
た、データ入力端子325に入力するデータ信号DAT
Aは「0→1→0」、すなわち論理「L」→論理「H」
→論理「L」のように変化する信号であるものとする。
入力端子321〜324に入力する制御信号D1〜D4
が全て「1,1,1,1」であるので、OR回路301
〜304の反転入力端子で反転された論理「L」とな
る。したがって、OR回路301〜304においては、
データ入力端子325にのみ依存する信号が多少の遅延
時間の後に各出力端子から「0→1→0」の状態を有す
る出力信号S301〜S304として出力される。
【0045】一方、AND回路311〜314において
は、入力端子321〜324に入力する制御信号D1〜
D4が全て「1,1,1,1」であるので、AND回路
311〜314においては、同様にデータ入力端子32
5にのみ依存する信号が多少の遅延時間の後に各出力端
子から「0→1→0」の状態を有する出力信号S311
〜S314として出力される。
は、入力端子321〜324に入力する制御信号D1〜
D4が全て「1,1,1,1」であるので、AND回路
311〜314においては、同様にデータ入力端子32
5にのみ依存する信号が多少の遅延時間の後に各出力端
子から「0→1→0」の状態を有する出力信号S311
〜S314として出力される。
【0046】OR回路301〜304から出力された
「0→1→0」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときに全てオンにな
る。一方、AND回路311〜314から出力された
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるので、NチャネルMOSトランジスタ11〜
14は出力信号S311〜S314が「1」のときに全
てオンになる。したがって、出力端子135からの出力
は図9(a)の最下段のOUTに示すように論理「H」
→論理「L」→論理「H」の出力信号OUTが出力端子
135から出力される。この出力信号OUTは前述した
ように、出力信号S311〜S314が論理「L」→論
理「H」へ変化するのに応じて、NチャネルMOSトラ
ンジスタ11〜14が全てオン時の遅延時間t1だけ遅
れて出力端子135に論理「H」→論理「L」の出力信
号として出力され、また、出力信号S301〜S304
が論理「H」→論理「L」へ変化するのに応じて、Pチ
ャネルMOSトランジスタ1〜4が全てオン時の遅延時
間t2だけ遅れて出力端子135に論理「L」→論理
「H」の出力信号OUTとして出力される。
「0→1→0」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときに全てオンにな
る。一方、AND回路311〜314から出力された
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるので、NチャネルMOSトランジスタ11〜
14は出力信号S311〜S314が「1」のときに全
てオンになる。したがって、出力端子135からの出力
は図9(a)の最下段のOUTに示すように論理「H」
→論理「L」→論理「H」の出力信号OUTが出力端子
135から出力される。この出力信号OUTは前述した
ように、出力信号S311〜S314が論理「L」→論
理「H」へ変化するのに応じて、NチャネルMOSトラ
ンジスタ11〜14が全てオン時の遅延時間t1だけ遅
れて出力端子135に論理「H」→論理「L」の出力信
号として出力され、また、出力信号S301〜S304
が論理「H」→論理「L」へ変化するのに応じて、Pチ
ャネルMOSトランジスタ1〜4が全てオン時の遅延時
間t2だけ遅れて出力端子135に論理「L」→論理
「H」の出力信号OUTとして出力される。
【0047】このようにして、制御信号D1〜D4が
「「1,1,1,1」に固定される場合には、データ入
力端子325に入力したデータ信号DATAは、反転さ
れて出力端子135から遅延時間t1およびt2だけ遅
れて出力される。
「「1,1,1,1」に固定される場合には、データ入
力端子325に入力したデータ信号DATAは、反転さ
れて出力端子135から遅延時間t1およびt2だけ遅
れて出力される。
【0048】次に、図9(b)に示すように、制御信号
D1〜D4が「0,1,1,1」である場合について説
明する。ここで、データ入力端子325に入力するデー
タ信号DATAは「0→1→0」、すなわち論理「L」
→論理「H」→論理「L」のように変化する信号である
ものとする。入力端子321〜324に入力する制御電
圧D1〜D4のうち、制御電圧D2〜D4は論理「H」
であり、D1が論理「L」であるので、OR回路302
〜304においては、データ入力端子325にのみ依存
する信号が多少の遅延時間の後にOR回路302〜30
4の各出力端子から「0→1→0」の状態を有する出力
信号S302〜S304として出力され、一方、OR回
路301の出力S301は、出力電圧D1が論理「L」
であるので、常時論理「H」となる。
D1〜D4が「0,1,1,1」である場合について説
明する。ここで、データ入力端子325に入力するデー
タ信号DATAは「0→1→0」、すなわち論理「L」
→論理「H」→論理「L」のように変化する信号である
ものとする。入力端子321〜324に入力する制御電
圧D1〜D4のうち、制御電圧D2〜D4は論理「H」
であり、D1が論理「L」であるので、OR回路302
〜304においては、データ入力端子325にのみ依存
する信号が多少の遅延時間の後にOR回路302〜30
4の各出力端子から「0→1→0」の状態を有する出力
信号S302〜S304として出力され、一方、OR回
路301の出力S301は、出力電圧D1が論理「L」
であるので、常時論理「H」となる。
【0049】一方、AND回路311〜314において
は、入力端子322〜324に入力する制御電圧D2〜
D4が論理「H」であり、D1が論理「L」であるの
で、AND回路312〜314においては、データ入力
端子325にのみ依存する信号が多少の遅延時間の後に
各出力端子から「0→1→0」の状態を有する出力信号
S312〜S314として出力され、一方、AND回路
311の出力S311は、出力電圧D1が論理「L」で
あるので、常時論理「L」となる。
は、入力端子322〜324に入力する制御電圧D2〜
D4が論理「H」であり、D1が論理「L」であるの
で、AND回路312〜314においては、データ入力
端子325にのみ依存する信号が多少の遅延時間の後に
各出力端子から「0→1→0」の状態を有する出力信号
S312〜S314として出力され、一方、AND回路
311の出力S311は、出力電圧D1が論理「L」で
あるので、常時論理「L」となる。
【0050】OR回路302〜304から出力された
「0→1→0」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力S301は常時論理「H」
であるので、PチャネルMOSトランジスタ1はデータ
入力端子325に印加されるデータ信号DATAに関わ
らずオフとなる。
「0→1→0」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力S301は常時論理「H」
であるので、PチャネルMOSトランジスタ1はデータ
入力端子325に印加されるデータ信号DATAに関わ
らずオフとなる。
【0051】一方、AND回路312〜314から出力
された「0→1→0」の状態の各出力信号S312〜S
314がNチャネルMOSトランジスタ12〜14のゲ
ートに印加されるので、NチャネルMOSトランジスタ
12〜14は出力信号S312〜S314が「1」のと
きにオンになる。一方、AND回路311の出力S31
1は常時論理「L」となっているので、NチャネルMO
Sトランジスタ11は常時オフである。したがって、出
力端子135からの出力はAND回路312〜314の
変化に応じて、図9(b)の最下段のOUTに示すよう
に論理「H」→論理「L」→論理「H」の出力信号OU
Tが出力端子135から出力される。この出力信号OU
Tは前述したように、出力信号S312〜S314が論
理「L」→論理「H」へ変化するのに応じて、Nチャネ
ルMOSトランジスタ12〜14のオン時の遅延時間t
1+Δt1だけ遅れて出力端子135に論理「H」→論
理「L」の出力信号として出力され、また、出力信号S
302〜S304が論理「H」→論理「L」へ変化する
のに応じて、PチャネルMOSトランジスタ2〜4のオ
ン時の遅延時間t2+Δt2だけ遅れて出力端子135
に論理「L」→論理「H」の出力信号OUTとして出力
される。
された「0→1→0」の状態の各出力信号S312〜S
314がNチャネルMOSトランジスタ12〜14のゲ
ートに印加されるので、NチャネルMOSトランジスタ
12〜14は出力信号S312〜S314が「1」のと
きにオンになる。一方、AND回路311の出力S31
1は常時論理「L」となっているので、NチャネルMO
Sトランジスタ11は常時オフである。したがって、出
力端子135からの出力はAND回路312〜314の
変化に応じて、図9(b)の最下段のOUTに示すよう
に論理「H」→論理「L」→論理「H」の出力信号OU
Tが出力端子135から出力される。この出力信号OU
Tは前述したように、出力信号S312〜S314が論
理「L」→論理「H」へ変化するのに応じて、Nチャネ
ルMOSトランジスタ12〜14のオン時の遅延時間t
1+Δt1だけ遅れて出力端子135に論理「H」→論
理「L」の出力信号として出力され、また、出力信号S
302〜S304が論理「H」→論理「L」へ変化する
のに応じて、PチャネルMOSトランジスタ2〜4のオ
ン時の遅延時間t2+Δt2だけ遅れて出力端子135
に論理「L」→論理「H」の出力信号OUTとして出力
される。
【0052】このようにして、制御信号D1〜D4が
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
+Δt2だけ遅れて出力される。
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
+Δt2だけ遅れて出力される。
【0053】図9(c)においては、制御信号D1〜D
4が「1,0,1,1」に設定され、データ入力端子3
25に入力したデータ信号DATAは、反転されて出力
端子135から遅延時間t1+2Δt1およびt2+2
Δt2だけ遅れて出力される。一方、図9(d)におい
ては、制御信号D1〜D4が「1,0,0,0」に設定
され、データ入力端子325に入力したデータ信号DA
TAは、反転されて出力端子135から遅延時間t1+
14Δt1およびt2+14Δt2だけ遅れて出力され
る。
4が「1,0,1,1」に設定され、データ入力端子3
25に入力したデータ信号DATAは、反転されて出力
端子135から遅延時間t1+2Δt1およびt2+2
Δt2だけ遅れて出力される。一方、図9(d)におい
ては、制御信号D1〜D4が「1,0,0,0」に設定
され、データ入力端子325に入力したデータ信号DA
TAは、反転されて出力端子135から遅延時間t1+
14Δt1およびt2+14Δt2だけ遅れて出力され
る。
【0054】上述のように、本発明においては、ゲート
幅Wを1:2:4:8に形成したので、単位遅延量Δt
1およびΔt2を単位にディジタル的に遅延量を微細に
可変できる。これにより、従来の遅延量可変回路の問題
点であった遅延の可変量を所定の遅延量以下にできない
という問題点が解決できる。また、動作周波数の上昇に
よるセットアップタイムやホールドタイムの厳しい規格
にも対応できる。なお本回路の説明では、PチャネルM
OSトランジスタの段数を4段、Nチャネルトランジス
タの段数を4段としたが、4段以外でも同様の効果が得
られることは明らかである。
幅Wを1:2:4:8に形成したので、単位遅延量Δt
1およびΔt2を単位にディジタル的に遅延量を微細に
可変できる。これにより、従来の遅延量可変回路の問題
点であった遅延の可変量を所定の遅延量以下にできない
という問題点が解決できる。また、動作周波数の上昇に
よるセットアップタイムやホールドタイムの厳しい規格
にも対応できる。なお本回路の説明では、PチャネルM
OSトランジスタの段数を4段、Nチャネルトランジス
タの段数を4段としたが、4段以外でも同様の効果が得
られることは明らかである。
【0055】実施の形態4.以下、本発明の実施の形態
4について説明する。図10は、図1の遅延量可変回路
100に選択回路300および記憶手段400を付加し
て構成された遅延量可変回路を示す。図10において、
遅延量可変回路100は選択回路300は図1と同じで
あるので説明を省略する。記憶手段400はDフリップ
フロップ411〜414から構成され、その出力端子は
それぞれ選択回路300中のOR回路301〜304の
非反転入力端子に接続される。記憶手段400内のDフ
リップフロップ411〜414の入力側の各D端子は、
それぞれ入力端子321〜324に接続され、そのT端
子の反転入力はそれぞれT入力端子326に共通に接続
される。一方、選択回路300中のOR回路301〜3
04の非反転端子はデータ入力端子325に共通に接続
される。
4について説明する。図10は、図1の遅延量可変回路
100に選択回路300および記憶手段400を付加し
て構成された遅延量可変回路を示す。図10において、
遅延量可変回路100は選択回路300は図1と同じで
あるので説明を省略する。記憶手段400はDフリップ
フロップ411〜414から構成され、その出力端子は
それぞれ選択回路300中のOR回路301〜304の
非反転入力端子に接続される。記憶手段400内のDフ
リップフロップ411〜414の入力側の各D端子は、
それぞれ入力端子321〜324に接続され、そのT端
子の反転入力はそれぞれT入力端子326に共通に接続
される。一方、選択回路300中のOR回路301〜3
04の非反転端子はデータ入力端子325に共通に接続
される。
【0056】図11は図10に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図11に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共に、セット信号T
をT入力端子326に入力する。一方、データ信号をデ
ータ入力端子325に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。
回路の動作を示すタイミングチャートである。図11に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共に、セット信号T
をT入力端子326に入力する。一方、データ信号をデ
ータ入力端子325に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。
【0057】記憶手段400は、T入力端子326に入
力するセット信号Tが論理「H」→論理「L」になった
ときに、入力端子321〜324に入力する制御信号D
1〜D4を記憶する記憶回路である。このセット動作は
最初に1回のみ行うことによって制御電圧D1〜D4の
値はDフリップフロップ411〜414に記憶されるの
で、それ以降はDフリップフロップ411〜414に記
憶された制御信号D1〜D4の値によって遅延量可変回
路は動作する。
力するセット信号Tが論理「H」→論理「L」になった
ときに、入力端子321〜324に入力する制御信号D
1〜D4を記憶する記憶回路である。このセット動作は
最初に1回のみ行うことによって制御電圧D1〜D4の
値はDフリップフロップ411〜414に記憶されるの
で、それ以降はDフリップフロップ411〜414に記
憶された制御信号D1〜D4の値によって遅延量可変回
路は動作する。
【0058】たとえば、図11(a)は、入力端子32
1〜324に印加する制御信号D1〜D4がDフリップ
フロップ411〜414に「1,1,1,1」のように
設定された場合を示す。ここで、「1」は論理「H」、
「0」は論理「L」を表わすものとする。また、データ
入力端子325に入力するデータ信号DATAは「0→
1→0」、すなわち論理「L」→論理「H」→論理
「L」のように変化する信号であるものとする。このと
きは、Dフリップフロップ411〜414の出力信号S
411〜S414は全て論理「H」であるので、OR回
路301〜304の反転入力端子で反転された論理
「L」となる。したがって、OR回路301〜304に
おいては、データ入力端子325にのみ依存する信号が
多少の遅延時間の後に各出力端子から「0→1→0」の
状態を有する出力信号S301〜S304として出力さ
れる。
1〜324に印加する制御信号D1〜D4がDフリップ
フロップ411〜414に「1,1,1,1」のように
設定された場合を示す。ここで、「1」は論理「H」、
「0」は論理「L」を表わすものとする。また、データ
入力端子325に入力するデータ信号DATAは「0→
1→0」、すなわち論理「L」→論理「H」→論理
「L」のように変化する信号であるものとする。このと
きは、Dフリップフロップ411〜414の出力信号S
411〜S414は全て論理「H」であるので、OR回
路301〜304の反転入力端子で反転された論理
「L」となる。したがって、OR回路301〜304に
おいては、データ入力端子325にのみ依存する信号が
多少の遅延時間の後に各出力端子から「0→1→0」の
状態を有する出力信号S301〜S304として出力さ
れる。
【0059】一方、AND回路311〜314において
は、出力信号S411〜S414が全て論理「H」であ
るので、AND回路311〜314においては、データ
入力端子325にのみ依存する信号が多少の遅延時間の
後に各出力端子から「0→1→0」の状態を有する出力
信号S311〜S314として出力される。
は、出力信号S411〜S414が全て論理「H」であ
るので、AND回路311〜314においては、データ
入力端子325にのみ依存する信号が多少の遅延時間の
後に各出力端子から「0→1→0」の状態を有する出力
信号S311〜S314として出力される。
【0060】OR回路301〜304から出力された
「0→1→0」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときに全てオンにな
る。一方、AND回路311〜314から出力された
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるので、NチャネルMOSトランジスタ11〜
14は出力信号S311〜S314が「1」のときに全
てオンになる。したがって、出力端子135からの出力
は図11(a)の最下段のOUTに示すように論理
「H」→論理「L」→論理「H」の出力信号OUTが出
力される。この出力信号OUTは前述したように、出力
信号S311〜S314が論理「L」→論理「H」へ変
化するのに応じて、NチャネルMOSトランジスタ11
〜14の遅延時間t1だけ遅れて出力端子135に論理
「H」→論理「L」の出力信号として出力され、また、
出力信号S301〜S304が論理「H」→論理「L」
へ変化するのに応じて、PチャネルMOSトランジスタ
1〜4による遅延時間t2だけ遅れて出力端子135に
論理「L」→論理「H」の出力信号OUTとして出力さ
れる。
「0→1→0」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときに全てオンにな
る。一方、AND回路311〜314から出力された
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるので、NチャネルMOSトランジスタ11〜
14は出力信号S311〜S314が「1」のときに全
てオンになる。したがって、出力端子135からの出力
は図11(a)の最下段のOUTに示すように論理
「H」→論理「L」→論理「H」の出力信号OUTが出
力される。この出力信号OUTは前述したように、出力
信号S311〜S314が論理「L」→論理「H」へ変
化するのに応じて、NチャネルMOSトランジスタ11
〜14の遅延時間t1だけ遅れて出力端子135に論理
「H」→論理「L」の出力信号として出力され、また、
出力信号S301〜S304が論理「H」→論理「L」
へ変化するのに応じて、PチャネルMOSトランジスタ
1〜4による遅延時間t2だけ遅れて出力端子135に
論理「L」→論理「H」の出力信号OUTとして出力さ
れる。
【0061】このようにして、制御信号D1〜D4が
「1,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から立ち上がり遅延時間t1および立
ち下がり遅延時間t2だけ遅れて出力される。
「1,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から立ち上がり遅延時間t1および立
ち下がり遅延時間t2だけ遅れて出力される。
【0062】次に、図11(b)に示すように、制御信
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、OR回路
302〜304においては、データ入力端子325にの
み依存する信号が多少の遅延時間の後にOR回路302
〜304の各出力端子から「0→1→0」の状態を有す
る出力信号S302〜S304として出力され、一方、
OR回路301の出力は常時論理「H」となる。
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、OR回路
302〜304においては、データ入力端子325にの
み依存する信号が多少の遅延時間の後にOR回路302
〜304の各出力端子から「0→1→0」の状態を有す
る出力信号S302〜S304として出力され、一方、
OR回路301の出力は常時論理「H」となる。
【0063】一方、AND回路311〜314において
は、入力端子322〜324に入力する制御電圧D2〜
D4が論理「H」であり、D1が論理「L」であるの
で、AND回路312〜314においては、データ入力
端子325にのみ依存する信号が多少の遅延時間の後に
各出力端子から「0→1→0」の状態を有する出力信号
S312〜S314として出力され、一方、AND回路
311は常時論理「L」となる。
は、入力端子322〜324に入力する制御電圧D2〜
D4が論理「H」であり、D1が論理「L」であるの
で、AND回路312〜314においては、データ入力
端子325にのみ依存する信号が多少の遅延時間の後に
各出力端子から「0→1→0」の状態を有する出力信号
S312〜S314として出力され、一方、AND回路
311は常時論理「L」となる。
【0064】OR回路302〜304から出力された
「0→1→0」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力は常時論理「H」であるの
で、PチャネルMOSトランジスタ1はデータ入力端子
325に印加されるデータ信号DATAに関わらずオフ
となる。
「0→1→0」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力は常時論理「H」であるの
で、PチャネルMOSトランジスタ1はデータ入力端子
325に印加されるデータ信号DATAに関わらずオフ
となる。
【0065】一方、AND回路312〜314から出力
された「0→1→0」の状態の各出力信号S312〜S
314がNチャネルMOSトランジスタ12〜14のゲ
ートに印加されるので、NチャネルMOSトランジスタ
12〜14は出力信号S312〜S314が「1」のと
きにオンになる。一方、AND回路311は常時論理
「L」となっているので、NチャネルMOSトランジス
タ11は常時オフである。したがって、出力端子135
からの出力は、図11(b)の最下段のOUTに示すよ
うに論理「H」→論理「L」→論理「H」の出力信号O
UTが出力される。この出力信号OUTは前述したよう
に、出力信号S312〜S314が論理「L」→論理
「H」へ変化するのに応じて、NチャネルMOSトラン
ジスタ12〜14の遅延時間t1+Δt1だけ遅れて出
力端子135に論理「H」→論理「L」の出力信号とし
て出力され、また、出力信号S302〜S304が論理
「H」→論理「L」へ変化するのに応じて、Pチャネル
MOSトランジスタ2〜4による遅延時間t2+Δt2
だけ遅れて出力端子135に論理「L」→論理「H」の
出力信号OUTとして出力される。
された「0→1→0」の状態の各出力信号S312〜S
314がNチャネルMOSトランジスタ12〜14のゲ
ートに印加されるので、NチャネルMOSトランジスタ
12〜14は出力信号S312〜S314が「1」のと
きにオンになる。一方、AND回路311は常時論理
「L」となっているので、NチャネルMOSトランジス
タ11は常時オフである。したがって、出力端子135
からの出力は、図11(b)の最下段のOUTに示すよ
うに論理「H」→論理「L」→論理「H」の出力信号O
UTが出力される。この出力信号OUTは前述したよう
に、出力信号S312〜S314が論理「L」→論理
「H」へ変化するのに応じて、NチャネルMOSトラン
ジスタ12〜14の遅延時間t1+Δt1だけ遅れて出
力端子135に論理「H」→論理「L」の出力信号とし
て出力され、また、出力信号S302〜S304が論理
「H」→論理「L」へ変化するのに応じて、Pチャネル
MOSトランジスタ2〜4による遅延時間t2+Δt2
だけ遅れて出力端子135に論理「L」→論理「H」の
出力信号OUTとして出力される。
【0066】このようにして、制御信号D1〜D4が
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
+Δt2だけ遅れて出力される。
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
+Δt2だけ遅れて出力される。
【0067】図9(c)においては、制御信号D1〜D
4が「1,0,1,1」に設定され、データ入力端子3
25に入力したデータ信号DATAは、反転されて出力
端子135から遅延時間t1+2Δt1およびt2+2
Δt2だけ遅れて出力される。一方、図9(d)におい
ては、制御信号D1〜D4が「1,0,0,0」に設定
され、データ入力端子325に入力したデータ信号DA
TAは、反転されて出力端子135から遅延時間t1+
14Δt1およびt2+14Δt2だけ遅れて出力され
る。
4が「1,0,1,1」に設定され、データ入力端子3
25に入力したデータ信号DATAは、反転されて出力
端子135から遅延時間t1+2Δt1およびt2+2
Δt2だけ遅れて出力される。一方、図9(d)におい
ては、制御信号D1〜D4が「1,0,0,0」に設定
され、データ入力端子325に入力したデータ信号DA
TAは、反転されて出力端子135から遅延時間t1+
14Δt1およびt2+14Δt2だけ遅れて出力され
る。
【0068】実施の形態4においても、実施の形態3と
同様にゲート幅Wが1:2:4:8に変化するように形
成したので、遅延量△t1および△t2を単位に遅延量
を可変できる。これにより、従来の遅延量可変回路の問
題点であった遅延の可変量を所定の遅延量以下にできな
いという問題点が解決できる。また、動作周波数の上昇
によるセットアップタイムやホールドタイムの厳しい規
格にも対応できる。
同様にゲート幅Wが1:2:4:8に変化するように形
成したので、遅延量△t1および△t2を単位に遅延量
を可変できる。これにより、従来の遅延量可変回路の問
題点であった遅延の可変量を所定の遅延量以下にできな
いという問題点が解決できる。また、動作周波数の上昇
によるセットアップタイムやホールドタイムの厳しい規
格にも対応できる。
【0069】この回路では、実施の形態3に比べ、記憶
手段400を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、PチャネルMOSトランジスタ
の段数を4段、Nチャネルトランジスタの段数を4段と
したが、4段以外でも同様の効果が得られることは明ら
かである。
手段400を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、PチャネルMOSトランジスタ
の段数を4段、Nチャネルトランジスタの段数を4段と
したが、4段以外でも同様の効果が得られることは明ら
かである。
【0070】実施の形態5.以下本発明の実施の形態5
について説明する。図12は実施の形態5の遅延量可変
回路の基本的な構成例を示す図である。図12の遅延量
可変回路はゲート幅の異なる複数の並列接続されたPチ
ャネルMOSトランジスタ1〜4から構成される。Pチ
ャネルMOSトランジスタ1〜4はそれぞれゲート幅W
がm、2m、4m、8m(mは定数)で構成され、その
各ゲートは入力端子101〜104に、ドレインは出力
端子135に、ソースは電源VDD131に接続され
る。出力端子135はNチャネルMOSトランジスタ1
9のドレインに接続され、NチャネルMOSトランジス
タ19のソースは接地132に接続され、ゲートは制御
信号NG19に接続される。図12におけるPチャネル
MOSトランジスタ1〜4の詳細構造は実施の形態1で
述べた図2および図3の構造と同様の構造であるので説
明を省略する。
について説明する。図12は実施の形態5の遅延量可変
回路の基本的な構成例を示す図である。図12の遅延量
可変回路はゲート幅の異なる複数の並列接続されたPチ
ャネルMOSトランジスタ1〜4から構成される。Pチ
ャネルMOSトランジスタ1〜4はそれぞれゲート幅W
がm、2m、4m、8m(mは定数)で構成され、その
各ゲートは入力端子101〜104に、ドレインは出力
端子135に、ソースは電源VDD131に接続され
る。出力端子135はNチャネルMOSトランジスタ1
9のドレインに接続され、NチャネルMOSトランジス
タ19のソースは接地132に接続され、ゲートは制御
信号NG19に接続される。図12におけるPチャネル
MOSトランジスタ1〜4の詳細構造は実施の形態1で
述べた図2および図3の構造と同様の構造であるので説
明を省略する。
【0071】次に、図12の遅延量可変回路の動作につ
いて説明する。図13は図12に示す本発明の遅延量可
変回路の動作を示すタイミングチャートである。図13
において、(a)は、入力端子101〜104および1
19にPG1〜PG4、NG19の論理「H」→論理
「L」→論理「H」のデータ信号が入力され、Pチャネ
ルMOSトランジスタ1〜4が全て動作した場合を示す
図である。このときは、入力端子101〜104および
入力端子119に印加される入力データ信号が論理
「H」→論理「L」→論理「H」と変化するに応じて、
出力端子135の出力信号は論理「L」→論理「H」→
論理「L」と変化する。この時、PチャネルMOSトラ
ンジスタ1〜4は全て並列に接続されるので、図13
(a)に示す場合は、ゲート幅Wの総和はW+2W+4
W+8W=15Wで最も広くなり、したがって、最も遅
延量の小さな状態となる。この時のパルスの立ち上がり
でt2の遅延量を有し、立ち下がりでt1の遅延量を有
する入力波形の反転波形が出力端子OUTに出力され
る。
いて説明する。図13は図12に示す本発明の遅延量可
変回路の動作を示すタイミングチャートである。図13
において、(a)は、入力端子101〜104および1
19にPG1〜PG4、NG19の論理「H」→論理
「L」→論理「H」のデータ信号が入力され、Pチャネ
ルMOSトランジスタ1〜4が全て動作した場合を示す
図である。このときは、入力端子101〜104および
入力端子119に印加される入力データ信号が論理
「H」→論理「L」→論理「H」と変化するに応じて、
出力端子135の出力信号は論理「L」→論理「H」→
論理「L」と変化する。この時、PチャネルMOSトラ
ンジスタ1〜4は全て並列に接続されるので、図13
(a)に示す場合は、ゲート幅Wの総和はW+2W+4
W+8W=15Wで最も広くなり、したがって、最も遅
延量の小さな状態となる。この時のパルスの立ち上がり
でt2の遅延量を有し、立ち下がりでt1の遅延量を有
する入力波形の反転波形が出力端子OUTに出力され
る。
【0072】図13(b)は、入力端子102〜104
および119に論理「H」→論理「L」→論理「H」の
データ信号(PG2〜PG4およびNG19)が入力さ
れ、入力端子101には固定電圧である論理「H」(P
G1)が印加され、PチャネルMOSトランジスタ1は
常時オフの場合の遅延特性を示す図である。したがっ
て、このときは、入力端子102〜104および119
に印加される入力データ信号が論理「H」→論理「L」
→論理「H」と変化するに応じて、出力端子135の出
力信号OUTは論理「L」→論理「H」→論理「L」と
変化する。この時のゲート幅Wの総和は2W+4W+8
W=14Wとなり、図13(a)よりもゲート幅がWだ
け小さくなっているので、図13(a)のときの遅延量
よりも出力信号の立ち上がりにおいて△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+t△2および
立ち下がり遅延量t1を有する反転波形が出力される。
ここで、出力信号の立ち下がり時の遅延量t1はNチャ
ネルMOSトランジスタ19がオンするときの遅延量で
あり、PチャネルMOSトランジスタ1〜4には影響さ
れない値である。
および119に論理「H」→論理「L」→論理「H」の
データ信号(PG2〜PG4およびNG19)が入力さ
れ、入力端子101には固定電圧である論理「H」(P
G1)が印加され、PチャネルMOSトランジスタ1は
常時オフの場合の遅延特性を示す図である。したがっ
て、このときは、入力端子102〜104および119
に印加される入力データ信号が論理「H」→論理「L」
→論理「H」と変化するに応じて、出力端子135の出
力信号OUTは論理「L」→論理「H」→論理「L」と
変化する。この時のゲート幅Wの総和は2W+4W+8
W=14Wとなり、図13(a)よりもゲート幅がWだ
け小さくなっているので、図13(a)のときの遅延量
よりも出力信号の立ち上がりにおいて△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+t△2および
立ち下がり遅延量t1を有する反転波形が出力される。
ここで、出力信号の立ち下がり時の遅延量t1はNチャ
ネルMOSトランジスタ19がオンするときの遅延量で
あり、PチャネルMOSトランジスタ1〜4には影響さ
れない値である。
【0073】図13(c)は、入力端子101,10
3,104および入力端子119には論理「H」→論理
「L」→論理「H」のデータ信号が入力され、入力端子
102には固定電圧である論理「H」が入力され、Pチ
ャネルMOSトランジスタ2を常時オフにした場合の遅
延特性を示す図である。この時のゲート幅Wの総和はW
+4W+8W=13Wとなり、図13(a)よりもゲー
ト幅が2Wだけ小さくなっているので、図13(a)の
遅延量よりも2△t2だけ遅延量が大きくなっている。
したがって、出力端子135には入力信号に対して立ち
上がり遅延量t2+2△t2および立ち下がり遅延量t
1を有する反転波形が出力される。上述のように、出力
信号の立ち下がり時の遅延量t1はNチャネルMOSト
ランジスタ19がオンするときの遅延量であり、Pチャ
ネルMOSトランジスタ1〜4には影響されない値であ
る。
3,104および入力端子119には論理「H」→論理
「L」→論理「H」のデータ信号が入力され、入力端子
102には固定電圧である論理「H」が入力され、Pチ
ャネルMOSトランジスタ2を常時オフにした場合の遅
延特性を示す図である。この時のゲート幅Wの総和はW
+4W+8W=13Wとなり、図13(a)よりもゲー
ト幅が2Wだけ小さくなっているので、図13(a)の
遅延量よりも2△t2だけ遅延量が大きくなっている。
したがって、出力端子135には入力信号に対して立ち
上がり遅延量t2+2△t2および立ち下がり遅延量t
1を有する反転波形が出力される。上述のように、出力
信号の立ち下がり時の遅延量t1はNチャネルMOSト
ランジスタ19がオンするときの遅延量であり、Pチャ
ネルMOSトランジスタ1〜4には影響されない値であ
る。
【0074】同様に、図(d)は、入力端子101およ
び入力端子119のみに論理「H」→論理「L」→論理
「H」のデータ信号が入力され、入力端子102〜10
4には常時論理「H」を与え、PチャネルMOSトラン
ジスタ2〜4をオフにした場合の遅延特性を示す図であ
る。この時のゲート幅Wの総和はPチャネルMOSトラ
ンジスタ1のみのゲート幅Wとなり、図13(a)より
もゲート幅が14Wだけ小さくなっているので、図13
(a)遅延量よりも14△t2だけ遅延量が大きくな
る。したがって、出力端子135には入力信号に対して
立ち上がり遅延量t2+14△t2および立ち下がり遅
延量t1を有する反転波形が出力される。
び入力端子119のみに論理「H」→論理「L」→論理
「H」のデータ信号が入力され、入力端子102〜10
4には常時論理「H」を与え、PチャネルMOSトラン
ジスタ2〜4をオフにした場合の遅延特性を示す図であ
る。この時のゲート幅Wの総和はPチャネルMOSトラ
ンジスタ1のみのゲート幅Wとなり、図13(a)より
もゲート幅が14Wだけ小さくなっているので、図13
(a)遅延量よりも14△t2だけ遅延量が大きくな
る。したがって、出力端子135には入力信号に対して
立ち上がり遅延量t2+14△t2および立ち下がり遅
延量t1を有する反転波形が出力される。
【0075】このように、実施の形態5においては、ゲ
ート幅Wの異なるPチャネルMOSトランジスタ1〜4
およびNチャネルMOSトランジスタ19のみを用いる
ことによって△t2の遅延量を可変できる。これによ
り、従来の遅延量可変回路の問題点であった遅延の可変
量を所定の遅延量以下にできないという問題点が解決で
きる。また、動作周波数の上昇によるセットアップタイ
ムやホールドタイムの厳しい規格にも対応できる。なお
本回路の説明では、PチャネルMOSトランジスタの段
数を4段としたが、4段以外でも同様の効果が得られる
ことは明らかである。
ート幅Wの異なるPチャネルMOSトランジスタ1〜4
およびNチャネルMOSトランジスタ19のみを用いる
ことによって△t2の遅延量を可変できる。これによ
り、従来の遅延量可変回路の問題点であった遅延の可変
量を所定の遅延量以下にできないという問題点が解決で
きる。また、動作周波数の上昇によるセットアップタイ
ムやホールドタイムの厳しい規格にも対応できる。なお
本回路の説明では、PチャネルMOSトランジスタの段
数を4段としたが、4段以外でも同様の効果が得られる
ことは明らかである。
【0076】この実施の形態5においては、図13に示
すように、PチャネルMOSトランジスタ1〜4の組み
合わせることにより、出力信号OUTの立ち下がり時間
t1は変化させずに、立ち上がり時間のみ変化させるこ
とができる。すなわち、立ち上がりの遅延時間t2を制
御してパルスの終端を揃えたパルス幅可変回路を実現で
きる。
すように、PチャネルMOSトランジスタ1〜4の組み
合わせることにより、出力信号OUTの立ち下がり時間
t1は変化させずに、立ち上がり時間のみ変化させるこ
とができる。すなわち、立ち上がりの遅延時間t2を制
御してパルスの終端を揃えたパルス幅可変回路を実現で
きる。
【0077】実施の形態6.以下本発明の実施の形態6
について説明する。図14は実施の形態6の遅延量可変
回路の基本的な構成例を示す図である。図14の遅延量
可変回路はゲート幅の異なる複数の並列接続されたNチ
ャネルMOSトランジスタ11〜14から構成される。
NチャネルMOSトランジスタ11〜14はそれぞれゲ
ート幅Wがn、2n、4n、8n(nは定数)で構成さ
れ、その各ゲートは入力端子111〜114に接続さ
れ、ドレインは出力端子135に、ソースは接地132
に接続される。出力端子135はPチャネルMOSトラ
ンジスタ9のドレインに接続され、PチャネルMOSト
ランジスタ9のソースは電源VDD131に接続され、
ゲートは入力端子109に接続される。図14における
NチャネルMOSトランジスタ11〜14の詳細構造は
実施の形態1で述べた図2および図3の構造と同様の構
造であるので説明を省略する。
について説明する。図14は実施の形態6の遅延量可変
回路の基本的な構成例を示す図である。図14の遅延量
可変回路はゲート幅の異なる複数の並列接続されたNチ
ャネルMOSトランジスタ11〜14から構成される。
NチャネルMOSトランジスタ11〜14はそれぞれゲ
ート幅Wがn、2n、4n、8n(nは定数)で構成さ
れ、その各ゲートは入力端子111〜114に接続さ
れ、ドレインは出力端子135に、ソースは接地132
に接続される。出力端子135はPチャネルMOSトラ
ンジスタ9のドレインに接続され、PチャネルMOSト
ランジスタ9のソースは電源VDD131に接続され、
ゲートは入力端子109に接続される。図14における
NチャネルMOSトランジスタ11〜14の詳細構造は
実施の形態1で述べた図2および図3の構造と同様の構
造であるので説明を省略する。
【0078】次に、図14の遅延量可変回路の動作につ
いて説明する。図15は図14に示す本発明の遅延量可
変回路の動作を示すタイミングチャートである。図15
において、(a)は、入力端子111〜114および1
09にNG11〜NG14およびPG9の論理「L」→
論理「H」→論理「L」のデータ信号が入力され、Nチ
ャネルMOSトランジスタ11〜14が全てオンの場合
を示す図である。このときは、入力端子111〜114
に印加される入力データ信号が論理「L」→論理「H」
→論理「L」と変化するに応じて、出力端子135の出
力信号は論理「H」→論理「L」→論理「H」と変化す
る。この時、NチャネルMOSトランジスタ11〜14
は全て並列に接続されるので、図15(a)に示す場合
は、ゲート幅Wの総和はW+2W+4W+8W=15W
で最も広くなり、したがって、最も遅延量の小さな状態
となる。この場合は、パルスの立ち下がり時にt1の遅
延量を有し、立ち上がり時にt2の遅延量を有する入力
波形の反転波形が出力端子135に出力される。
いて説明する。図15は図14に示す本発明の遅延量可
変回路の動作を示すタイミングチャートである。図15
において、(a)は、入力端子111〜114および1
09にNG11〜NG14およびPG9の論理「L」→
論理「H」→論理「L」のデータ信号が入力され、Nチ
ャネルMOSトランジスタ11〜14が全てオンの場合
を示す図である。このときは、入力端子111〜114
に印加される入力データ信号が論理「L」→論理「H」
→論理「L」と変化するに応じて、出力端子135の出
力信号は論理「H」→論理「L」→論理「H」と変化す
る。この時、NチャネルMOSトランジスタ11〜14
は全て並列に接続されるので、図15(a)に示す場合
は、ゲート幅Wの総和はW+2W+4W+8W=15W
で最も広くなり、したがって、最も遅延量の小さな状態
となる。この場合は、パルスの立ち下がり時にt1の遅
延量を有し、立ち上がり時にt2の遅延量を有する入力
波形の反転波形が出力端子135に出力される。
【0079】図15(b)は、入力端子112〜114
および109に論理「L」→論理「H」→論理「L」の
データ信号(NG12〜NG14およびPG9)が入力
され、入力端子111には固定電圧である論理「L」
(NG11)が印加され、NチャネルMOSトランジス
タ11は常時オフの場合の遅延特性を示す図である。し
たがって、このときは、入力端子112〜114および
109に印加される入力データ信号が論理「L」→論理
「H」→論理「L」と変化するに応じて、出力端子13
5の出力信号OUTは論理「H」→論理「L」→論理
「H」と変化する。この時のゲート幅Wの総和は2W+
4W+8W=14Wとなり、図15(a)よりもゲート
幅がWだけ小さくなっているので、図15(a)のとき
の遅延量よりも△t1だけ遅延量が大きくなっている。
したがって、出力端子135には入力信号に対して立ち
下がり遅延量t1+△t1および立ち上がり遅延量t2
を有する反転波形が得られる。
および109に論理「L」→論理「H」→論理「L」の
データ信号(NG12〜NG14およびPG9)が入力
され、入力端子111には固定電圧である論理「L」
(NG11)が印加され、NチャネルMOSトランジス
タ11は常時オフの場合の遅延特性を示す図である。し
たがって、このときは、入力端子112〜114および
109に印加される入力データ信号が論理「L」→論理
「H」→論理「L」と変化するに応じて、出力端子13
5の出力信号OUTは論理「H」→論理「L」→論理
「H」と変化する。この時のゲート幅Wの総和は2W+
4W+8W=14Wとなり、図15(a)よりもゲート
幅がWだけ小さくなっているので、図15(a)のとき
の遅延量よりも△t1だけ遅延量が大きくなっている。
したがって、出力端子135には入力信号に対して立ち
下がり遅延量t1+△t1および立ち上がり遅延量t2
を有する反転波形が得られる。
【0080】図15(c)では、入力端子111,11
3,114および109に論理「L」→論理「H」→論
理「L」のデータ信号が入力され、入力端子112には
定電圧の論理「L」(NG12)が入力され、Nチャネ
ルMOSトランジスタ12を常時オフとする場合の遅延
特性を示す図である。この時のゲート幅Wの総和はW+
4W+8W=13Wとなり、図15(a)よりもゲート
幅が2Wだけ小さくなっているので、図15(a)の遅
延量よりも2△t1だけ遅延量が大きくなっている。し
たがって、出力端子135には入力信号に対して立ち下
がり遅延量t1+2△t1および立ち上がり遅延量t2
を有する反転波形が出力される。
3,114および109に論理「L」→論理「H」→論
理「L」のデータ信号が入力され、入力端子112には
定電圧の論理「L」(NG12)が入力され、Nチャネ
ルMOSトランジスタ12を常時オフとする場合の遅延
特性を示す図である。この時のゲート幅Wの総和はW+
4W+8W=13Wとなり、図15(a)よりもゲート
幅が2Wだけ小さくなっているので、図15(a)の遅
延量よりも2△t1だけ遅延量が大きくなっている。し
たがって、出力端子135には入力信号に対して立ち下
がり遅延量t1+2△t1および立ち上がり遅延量t2
を有する反転波形が出力される。
【0081】同様に、図15(d)は、入力端子112
〜114に論理「L」が印加され、NチャネルMOSト
ランジスタ12〜14をオフにした場合の遅延特性を示
す図である。この時のゲート幅Wの総和はNチャネルM
OSトランジスタ11のみのゲート幅Wとなり、図15
(a)よりもゲート幅が14Wだけ小さくなっているの
で、図15(a)遅延量よりも14△t1だけ遅延量が
大きくなる。したがって、出力端子135には入力信号
に対して立ち下がり遅延量t1+14△t1および立ち
上がり遅延量t2を有する反転波形が出力される。
〜114に論理「L」が印加され、NチャネルMOSト
ランジスタ12〜14をオフにした場合の遅延特性を示
す図である。この時のゲート幅Wの総和はNチャネルM
OSトランジスタ11のみのゲート幅Wとなり、図15
(a)よりもゲート幅が14Wだけ小さくなっているの
で、図15(a)遅延量よりも14△t1だけ遅延量が
大きくなる。したがって、出力端子135には入力信号
に対して立ち下がり遅延量t1+14△t1および立ち
上がり遅延量t2を有する反転波形が出力される。
【0082】このように、実施の形態6においては、ゲ
ート幅Wの異なるNチャネルMOSトランジスタ11〜
14およびPチャネルMOSトランジスタ9を用いるこ
とによって△t1の遅延量を可変できる。これにより、
従来の遅延量可変回路の問題点であった遅延の可変量を
所定の遅延量以下にできないという問題点が解決でき
る。また、動作周波数の上昇によるセットアップタイム
やホールドタイムの厳しい規格にも対応できる。なお本
回路の説明では、NチャネルMOSトランジスタの段数
を4段としたが、4段以外でも同様の効果が得られるこ
とは明らかである。
ート幅Wの異なるNチャネルMOSトランジスタ11〜
14およびPチャネルMOSトランジスタ9を用いるこ
とによって△t1の遅延量を可変できる。これにより、
従来の遅延量可変回路の問題点であった遅延の可変量を
所定の遅延量以下にできないという問題点が解決でき
る。また、動作周波数の上昇によるセットアップタイム
やホールドタイムの厳しい規格にも対応できる。なお本
回路の説明では、NチャネルMOSトランジスタの段数
を4段としたが、4段以外でも同様の効果が得られるこ
とは明らかである。
【0083】この実施の形態6においては、図15に示
すように、NチャネルMOSトランジスタ11〜14を
組み合わせることにより、出力信号OUTの立ち上がり
時間t2は変化させずに、立ち下がり時間のみ変化させ
ることができる。すなわち、立ち下がり遅延時間t1を
制御してパルスの先端を揃えたパルス幅可変回路を実現
できる。さらに、パルス幅の変化は、ゲート幅Wによっ
て決まり単位遅延量を小さくすることによって、高速の
遅延量可変回路を得ることができる。
すように、NチャネルMOSトランジスタ11〜14を
組み合わせることにより、出力信号OUTの立ち上がり
時間t2は変化させずに、立ち下がり時間のみ変化させ
ることができる。すなわち、立ち下がり遅延時間t1を
制御してパルスの先端を揃えたパルス幅可変回路を実現
できる。さらに、パルス幅の変化は、ゲート幅Wによっ
て決まり単位遅延量を小さくすることによって、高速の
遅延量可変回路を得ることができる。
【0084】実施の形態7.以下、図16は本発明の実
施の形態7の遅延量可変回路を示す図である。図16
は、図12の遅延量可変回路100に選択回路300を
付加して構成された遅延量可変回路を示す。図16にお
いて、遅延量可変回路100は図12と同じであるので
説明を省略する。選択回路300は、OR回路301〜
304で構成され、その出力端子はそれぞれPチャネル
トランジスタ1〜4のゲートに接続される。選択回路3
00内のOR回路301〜304の入力側は、反転端子
がそれぞれ入力端子321〜324に接続され、非反転
端子がそれぞれデータ入力端子325に共通に接続され
る。出力端子135はNチャネルMOSトランジスタ1
9のドレインに接続され、NチャネルMOSトランジス
タ19のソースは接地132に接続され、ゲートはデー
タ入力端子325に接続される。図16におけるPチャ
ネルMOSトランジスタ1〜4の詳細構造は実施の形態
1で述べた図2および図3の構造と同様の構造であるの
で説明を省略する。
施の形態7の遅延量可変回路を示す図である。図16
は、図12の遅延量可変回路100に選択回路300を
付加して構成された遅延量可変回路を示す。図16にお
いて、遅延量可変回路100は図12と同じであるので
説明を省略する。選択回路300は、OR回路301〜
304で構成され、その出力端子はそれぞれPチャネル
トランジスタ1〜4のゲートに接続される。選択回路3
00内のOR回路301〜304の入力側は、反転端子
がそれぞれ入力端子321〜324に接続され、非反転
端子がそれぞれデータ入力端子325に共通に接続され
る。出力端子135はNチャネルMOSトランジスタ1
9のドレインに接続され、NチャネルMOSトランジス
タ19のソースは接地132に接続され、ゲートはデー
タ入力端子325に接続される。図16におけるPチャ
ネルMOSトランジスタ1〜4の詳細構造は実施の形態
1で述べた図2および図3の構造と同様の構造であるの
で説明を省略する。
【0085】図17は図16に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図17に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共にデータをデータ
入力端子325に入力することによって、所望のトラン
ジスタを動作させ、外部から入力したデータ信号を所定
の遅延量だけ遅延させるように制御できる。
回路の動作を示すタイミングチャートである。図17に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共にデータをデータ
入力端子325に入力することによって、所望のトラン
ジスタを動作させ、外部から入力したデータ信号を所定
の遅延量だけ遅延させるように制御できる。
【0086】たとえば、図17(a)は、入力端子32
1〜324に印加する制御信号D1〜D4を「1,1,
1,1」に設定する場合を示す。ここで、「1」は論理
「H」、「0」は論理「L」を表わすものとする。ま
た、データ入力端子325に入力するデータ信号DAT
Aは「1→0→1」、すなわち論理「H」→論理「L」
→論理「H」のように変化する信号であるものとする。
入力端子321〜324に入力する制御信号D1〜D4
が全て「1,1,1,1」であるので、OR回路301
〜304の反転入力端子で反転された論理「L」とな
る。したがって、OR回路301〜304においては、
データ入力端子325にのみ依存する信号が多少の遅延
時間の後に各出力端子から「0→1→0」の状態を有す
る出力信号S301〜S304として出力される。
1〜324に印加する制御信号D1〜D4を「1,1,
1,1」に設定する場合を示す。ここで、「1」は論理
「H」、「0」は論理「L」を表わすものとする。ま
た、データ入力端子325に入力するデータ信号DAT
Aは「1→0→1」、すなわち論理「H」→論理「L」
→論理「H」のように変化する信号であるものとする。
入力端子321〜324に入力する制御信号D1〜D4
が全て「1,1,1,1」であるので、OR回路301
〜304の反転入力端子で反転された論理「L」とな
る。したがって、OR回路301〜304においては、
データ入力端子325にのみ依存する信号が多少の遅延
時間の後に各出力端子から「0→1→0」の状態を有す
る出力信号S301〜S304として出力される。
【0087】OR回路301〜304から出力された
「1→0→1」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときにオンになる。
したがって、出力端子135からの出力は図17(a)
の最下段のOUTに示すように論理「L」→論理「H」
→論理「L」の出力信号OUTが出力端子135から出
力される。出力信号S301〜S304が論理「H」→
論理「L」へ変化するのに応じて、PチャネルMOSト
ランジスタ1〜4が全てオン時の遅延時間t2だけ遅れ
て出力端子135に論理「L」→論理「H」の出力信号
として出力される。また、出力信号S301〜S304
およびデータ入力端子325のデータ信号DATAが論
理「L」→論理「H」へ変化するのに応じて、Pチャネ
ルMOSトランジスタ1〜4はオフになり、Nチャネル
MOSトランジスタ19がオンになるので、Nチャネル
MOSトランジスタ19の遅延時間t1だけ遅れて出力
端子135に論理「H」→論理「L」の出力信号OUT
として出力される。
「1→0→1」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときにオンになる。
したがって、出力端子135からの出力は図17(a)
の最下段のOUTに示すように論理「L」→論理「H」
→論理「L」の出力信号OUTが出力端子135から出
力される。出力信号S301〜S304が論理「H」→
論理「L」へ変化するのに応じて、PチャネルMOSト
ランジスタ1〜4が全てオン時の遅延時間t2だけ遅れ
て出力端子135に論理「L」→論理「H」の出力信号
として出力される。また、出力信号S301〜S304
およびデータ入力端子325のデータ信号DATAが論
理「L」→論理「H」へ変化するのに応じて、Pチャネ
ルMOSトランジスタ1〜4はオフになり、Nチャネル
MOSトランジスタ19がオンになるので、Nチャネル
MOSトランジスタ19の遅延時間t1だけ遅れて出力
端子135に論理「H」→論理「L」の出力信号OUT
として出力される。
【0088】このようにして、制御信号D1〜D4が
「「1,1,1,1」に固定される場合には、データ入
力端子325に入力したデータ信号DATAは、反転さ
れて出力端子135から遅延時間t2およびt1だけ遅
れて出力される。
「「1,1,1,1」に固定される場合には、データ入
力端子325に入力したデータ信号DATAは、反転さ
れて出力端子135から遅延時間t2およびt1だけ遅
れて出力される。
【0089】次に、図17(b)に示すように、制御信
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「1→0→1」、すなわち論理
「H」→論理「L」→論理「H」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、OR回路
302〜304においては、データ入力端子325にの
み依存する信号が多少の遅延時間の後にOR回路302
〜304の各出力端子から「1→0→1」の状態を有す
る出力信号S302〜S304として出力され、一方、
OR回路301の出力S301は、出力電圧D1が論理
「L」であるので、常時論理「H」となる。
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「1→0→1」、すなわち論理
「H」→論理「L」→論理「H」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、OR回路
302〜304においては、データ入力端子325にの
み依存する信号が多少の遅延時間の後にOR回路302
〜304の各出力端子から「1→0→1」の状態を有す
る出力信号S302〜S304として出力され、一方、
OR回路301の出力S301は、出力電圧D1が論理
「L」であるので、常時論理「H」となる。
【0090】OR回路302〜304から出力された
「1→0→1」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力S301は常時論理「H」
であるので、PチャネルMOSトランジスタ1はデータ
入力端子325に印加されるデータ信号DATAに関わ
らずオフとなる。
「1→0→1」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力S301は常時論理「H」
であるので、PチャネルMOSトランジスタ1はデータ
入力端子325に印加されるデータ信号DATAに関わ
らずオフとなる。
【0091】したがって、図17(b)の最下段のOU
Tに示すように論理「L」→論理「H」→論理「L」の
出力信号OUTが出力端子135から出力される。この
出力信号OUTは前述したように、出力信号S302〜
S304が論理「H」→論理「L」へ変化するのに応じ
て、PチャネルMOSトランジスタ2〜4のオン時の遅
延時間t2+Δt2だけ遅れて出力端子135に論理
「L」→論理「H」の出力信号として出力される。一
方、データ信号DATAが論理「L」→論理「H」へ変
化するのに応じて、NチャネルMOSトランジスタ19
がオンになるので、データ信号DATAはNチャネルM
OSトランジスタ19の遅延時間t1だけ遅れて出力端
子135に論理「H」→論理「L」として得られる。
Tに示すように論理「L」→論理「H」→論理「L」の
出力信号OUTが出力端子135から出力される。この
出力信号OUTは前述したように、出力信号S302〜
S304が論理「H」→論理「L」へ変化するのに応じ
て、PチャネルMOSトランジスタ2〜4のオン時の遅
延時間t2+Δt2だけ遅れて出力端子135に論理
「L」→論理「H」の出力信号として出力される。一
方、データ信号DATAが論理「L」→論理「H」へ変
化するのに応じて、NチャネルMOSトランジスタ19
がオンになるので、データ信号DATAはNチャネルM
OSトランジスタ19の遅延時間t1だけ遅れて出力端
子135に論理「H」→論理「L」として得られる。
【0092】このようにして、制御信号D1〜D4が
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t2+Δt2よびt1だ
け遅れて出力される。
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t2+Δt2よびt1だ
け遅れて出力される。
【0093】図17(c)は、入力端子321〜324
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「1→0→1」、すな
わち論理「H」→論理「L」→論理「H」のデータ信号
が入力され、PチャネルMOSトランジスタ1,3,4
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はW+4W+8W=13Wとなり、図
17(a)よりもゲート幅が2Wだけ小さくなっている
ので、図17(a)の遅延量よりも2△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+2△t2およ
び立ち下がり遅延量t1を有する反転波形が出力され
る。
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「1→0→1」、すな
わち論理「H」→論理「L」→論理「H」のデータ信号
が入力され、PチャネルMOSトランジスタ1,3,4
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はW+4W+8W=13Wとなり、図
17(a)よりもゲート幅が2Wだけ小さくなっている
ので、図17(a)の遅延量よりも2△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+2△t2およ
び立ち下がり遅延量t1を有する反転波形が出力され
る。
【0094】同様に、図(d)は、入力端子321〜3
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「1→0→1」、
すなわち論理「H」→論理「L」→論理「H」のデータ
信号が入力され、PチャネルMOSトランジスタ1のみ
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はPチャネルMOSトランジスタ1の
みのゲート幅Wとなり、図17(a)よりもゲート幅が
14Wだけ小さくなっているので、図17(a)遅延量
よりも14△t2だけ遅延量が大きくなる。したがっ
て、出力端子135には入力信号に対して立ち上がり遅
延量t2+14△t2および立ち下がり遅延量t1を有
する反転波形が出力される。
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「1→0→1」、
すなわち論理「H」→論理「L」→論理「H」のデータ
信号が入力され、PチャネルMOSトランジスタ1のみ
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はPチャネルMOSトランジスタ1の
みのゲート幅Wとなり、図17(a)よりもゲート幅が
14Wだけ小さくなっているので、図17(a)遅延量
よりも14△t2だけ遅延量が大きくなる。したがっ
て、出力端子135には入力信号に対して立ち上がり遅
延量t2+14△t2および立ち下がり遅延量t1を有
する反転波形が出力される。
【0095】このように、実施の形態7においては、ゲ
ート幅Wの異なるPチャネルMOSトランジスタ1〜4
およびNチャネルMOSトランジスタ19を用いること
によって△t2の遅延量を可変できる。これにより、従
来の遅延量可変回路の問題点であった遅延の可変量を所
定の遅延量以下にできないという問題点が解決できる。
また、動作周波数の上昇によるセットアップタイムやホ
ールドタイムの厳しい規格にも対応できる。なお本回路
の説明では、PチャネルMOSトランジスタの段数を4
段としたが、4段以外でも同様の効果が得られることは
明らかである。
ート幅Wの異なるPチャネルMOSトランジスタ1〜4
およびNチャネルMOSトランジスタ19を用いること
によって△t2の遅延量を可変できる。これにより、従
来の遅延量可変回路の問題点であった遅延の可変量を所
定の遅延量以下にできないという問題点が解決できる。
また、動作周波数の上昇によるセットアップタイムやホ
ールドタイムの厳しい規格にも対応できる。なお本回路
の説明では、PチャネルMOSトランジスタの段数を4
段としたが、4段以外でも同様の効果が得られることは
明らかである。
【0096】この実施の形態7においては、図17に示
すように、PチャネルMOSトランジスタ1〜4の組み
合わせることにより、出力信号OUTの立ち下がり時間
t1は変化させずに、立ち上がり時間のみ変化させるこ
とができる。すなわち、立ち上がりの遅延時間t2を制
御してパルスの終端を揃えたパルス幅可変回路を実現で
きる。さらに、パルス幅の変化は、ゲート幅Wによって
決まり単位遅延量を小さくすることによって、高速の遅
延量可変回路を得ることができる。
すように、PチャネルMOSトランジスタ1〜4の組み
合わせることにより、出力信号OUTの立ち下がり時間
t1は変化させずに、立ち上がり時間のみ変化させるこ
とができる。すなわち、立ち上がりの遅延時間t2を制
御してパルスの終端を揃えたパルス幅可変回路を実現で
きる。さらに、パルス幅の変化は、ゲート幅Wによって
決まり単位遅延量を小さくすることによって、高速の遅
延量可変回路を得ることができる。
【0097】実施の形態8.以下、図18は本発明の実
施の形態8の遅延量可変回路を示す図である。図18
は、図14の遅延量可変回路100に選択回路300を
付加して構成された遅延量可変回路を示す。図18にお
いて、遅延量可変回路100は図14と同じであるので
説明を省略する。選択回路300は、AND回路311
〜314で構成され、その出力端子はそれぞれNチャネ
ルMOSトランジスタ11〜14のゲートに接続され
る。選択回路300内のAND回路311〜314の入
力側は、一端がそれぞれ入力端子321〜324に接続
され、他端がそれぞれデータ入力端子325に共通に接
続される。出力端子135はPチャネルMOSトランジ
スタ9のドレインに接続され、PチャネルMOSトラン
ジスタ9のソースは電源VDD131に接続され、ゲー
トはデータ入力端子325に接続される。図18におけ
るNチャネルMOSトランジスタ11〜14の詳細構造
は実施の形態1で述べた図2および図3の構造と同様の
構造であるので説明を省略する。
施の形態8の遅延量可変回路を示す図である。図18
は、図14の遅延量可変回路100に選択回路300を
付加して構成された遅延量可変回路を示す。図18にお
いて、遅延量可変回路100は図14と同じであるので
説明を省略する。選択回路300は、AND回路311
〜314で構成され、その出力端子はそれぞれNチャネ
ルMOSトランジスタ11〜14のゲートに接続され
る。選択回路300内のAND回路311〜314の入
力側は、一端がそれぞれ入力端子321〜324に接続
され、他端がそれぞれデータ入力端子325に共通に接
続される。出力端子135はPチャネルMOSトランジ
スタ9のドレインに接続され、PチャネルMOSトラン
ジスタ9のソースは電源VDD131に接続され、ゲー
トはデータ入力端子325に接続される。図18におけ
るNチャネルMOSトランジスタ11〜14の詳細構造
は実施の形態1で述べた図2および図3の構造と同様の
構造であるので説明を省略する。
【0098】図19は図18に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図19に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共にデータをデータ
入力端子325に入力することによって、所望のトラン
ジスタを動作させ、外部から入力したデータ信号を所定
の遅延量だけ遅延させるように制御できる。
回路の動作を示すタイミングチャートである。図19に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共にデータをデータ
入力端子325に入力することによって、所望のトラン
ジスタを動作させ、外部から入力したデータ信号を所定
の遅延量だけ遅延させるように制御できる。
【0099】たとえば、図19(a)は、入力端子32
1〜324に印加する制御信号D1〜D4を「1,1,
1,1」に設定する場合を示す。ここで、「1」は論理
「H」、「0」は論理「L」を表わすものとする。ま
た、データ入力端子325に入力するデータ信号DAT
Aは「0→1→0」すなわち論理「L」→論理「H」→
論理「L」のように変化する信号であるものとする。入
力端子321〜324に入力する制御信号D1〜D4が
全て論理「H」であるので、AND回路311〜314
においては、データ入力端子325にのみ依存する信号
が多少の遅延時間の後に各出力端子から「1→0→1」
の状態を有する出力信号S311〜S314として出力
される。
1〜324に印加する制御信号D1〜D4を「1,1,
1,1」に設定する場合を示す。ここで、「1」は論理
「H」、「0」は論理「L」を表わすものとする。ま
た、データ入力端子325に入力するデータ信号DAT
Aは「0→1→0」すなわち論理「L」→論理「H」→
論理「L」のように変化する信号であるものとする。入
力端子321〜324に入力する制御信号D1〜D4が
全て論理「H」であるので、AND回路311〜314
においては、データ入力端子325にのみ依存する信号
が多少の遅延時間の後に各出力端子から「1→0→1」
の状態を有する出力信号S311〜S314として出力
される。
【0100】AND回路311〜314から出力された
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるのでNチャネルMOSトランジスタ11〜1
4は出力信号S311〜S314が「1」のときに全て
オンになる。したがって、図19(a)の最下段のOU
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力端子135から出力される。出力
信号S311〜S314が論理「L」→論理「H」へ変
化するのに応じて、NチャネルMOSトランジスタ11
〜14が全てオンし、遅延時間t1だけ遅れて出力端子
135に論理「H」→論理「L」の出力信号が出力端子
135に出力される。また、データ入力端子325のデ
ータ信号DATAおよび出力信号S311〜S314が
論理「H」→論理「L」へ変化するのに応じて、Nチャ
ネルMOSトランジスタ11〜14がオフすると同時
に、PチャネルMOSトランジスタ9がオンするので、
PチャネルMOSトランジスタ9がオンする立ち上がり
遅延時間t2だけ遅れて出力端子135に論理「L」→
論理「H」の出力信号OUTが得られる。
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるのでNチャネルMOSトランジスタ11〜1
4は出力信号S311〜S314が「1」のときに全て
オンになる。したがって、図19(a)の最下段のOU
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力端子135から出力される。出力
信号S311〜S314が論理「L」→論理「H」へ変
化するのに応じて、NチャネルMOSトランジスタ11
〜14が全てオンし、遅延時間t1だけ遅れて出力端子
135に論理「H」→論理「L」の出力信号が出力端子
135に出力される。また、データ入力端子325のデ
ータ信号DATAおよび出力信号S311〜S314が
論理「H」→論理「L」へ変化するのに応じて、Nチャ
ネルMOSトランジスタ11〜14がオフすると同時
に、PチャネルMOSトランジスタ9がオンするので、
PチャネルMOSトランジスタ9がオンする立ち上がり
遅延時間t2だけ遅れて出力端子135に論理「L」→
論理「H」の出力信号OUTが得られる。
【0101】このようにして、入力端子321〜324
に制御信号D1〜D4が「1,1,1,1」として入力
する場合には、データ入力端子325に入力したデータ
信号DATAは、反転されて出力端子135から遅延時
間t1およびt2だけ遅れて出力される。
に制御信号D1〜D4が「1,1,1,1」として入力
する場合には、データ入力端子325に入力したデータ
信号DATAは、反転されて出力端子135から遅延時
間t1およびt2だけ遅れて出力される。
【0102】次に、図19(b)に示すように、制御信
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、AND回
路312〜314においては、データ入力端子325に
のみ依存する信号が多少の遅延時間の後にAND回路3
12〜314の各出力端子から「0→1→0」の状態を
有する出力信号S312〜S314として出力され、一
方、AND回路311の出力S311は、出力電圧D1
が論理「L」であるので、常時論理「L」となる。
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、AND回
路312〜314においては、データ入力端子325に
のみ依存する信号が多少の遅延時間の後にAND回路3
12〜314の各出力端子から「0→1→0」の状態を
有する出力信号S312〜S314として出力され、一
方、AND回路311の出力S311は、出力電圧D1
が論理「L」であるので、常時論理「L」となる。
【0103】AND回路312〜314から出力された
「0→1→0」の状態の各出力信号S312〜S314
がNチャネルMOSトランジスタ12〜14のゲートに
印加されるのでNチャネルMOSトランジスタ12〜1
4は出力信号S322〜S324が「1」のときにオン
になる。一方、AND回路311の出力S311は常時
論理「L」であるので、NチャネルMOSトランジスタ
1はデータ入力端子325に印加されるデータ信号DA
TAに関わらずオフとなる。
「0→1→0」の状態の各出力信号S312〜S314
がNチャネルMOSトランジスタ12〜14のゲートに
印加されるのでNチャネルMOSトランジスタ12〜1
4は出力信号S322〜S324が「1」のときにオン
になる。一方、AND回路311の出力S311は常時
論理「L」であるので、NチャネルMOSトランジスタ
1はデータ入力端子325に印加されるデータ信号DA
TAに関わらずオフとなる。
【0104】したがって、図19(b)の最下段のOU
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力端子135から出力される。この
出力信号OUTは、出力信号S312〜S314が論理
「L」→論理「H」へ変化するのに応じて、Nチャネル
MOSトランジスタ12〜14はオンとなり、Nチャネ
ルMOSトランジスタ12〜14のオン時の遅延時間t
1+Δt1だけ遅れて出力端子135に論理「H」→論
理「L」の出力信号が得られる。
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力端子135から出力される。この
出力信号OUTは、出力信号S312〜S314が論理
「L」→論理「H」へ変化するのに応じて、Nチャネル
MOSトランジスタ12〜14はオンとなり、Nチャネ
ルMOSトランジスタ12〜14のオン時の遅延時間t
1+Δt1だけ遅れて出力端子135に論理「H」→論
理「L」の出力信号が得られる。
【0105】また、データ入力端子325のデータ信号
DATAおよび出力信号S312〜S314が論理
「H」→論理「L」へ変化するのに応じて、Nチャネル
MOSトランジスタ11〜14がオフすると同時に、P
チャネルMOSトランジスタ9がオンするので、Pチャ
ネルMOSトランジスタ9がオンする立ち上がり遅延時
間t2だけ遅れて出力端子135に論理「L」→論理
「H」の出力信号OUTが得られる。
DATAおよび出力信号S312〜S314が論理
「H」→論理「L」へ変化するのに応じて、Nチャネル
MOSトランジスタ11〜14がオフすると同時に、P
チャネルMOSトランジスタ9がオンするので、Pチャ
ネルMOSトランジスタ9がオンする立ち上がり遅延時
間t2だけ遅れて出力端子135に論理「L」→論理
「H」の出力信号OUTが得られる。
【0106】このようにして、制御信号D1〜D4が
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
だけ遅れて出力される。
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
だけ遅れて出力される。
【0107】図19(c)は、入力端子321〜324
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「0→1→0」、すな
わち論理「L」→論理「H」→論理「L」のデータ信号
が入力され、NチャネルMOSトランジスタ11,1
3,14を動作させた場合の遅延特性を示す図である。
この時のゲート幅Wの総和はW+4W+8W=13Wと
なり、図19(a)よりもゲート幅が2Wだけ小さくな
っているので、図19(a)の遅延量よりも2△t1だ
け遅延量が大きくなっている。したがって、出力端子1
35には入力信号に対して立ち下がり遅延量t1+2△
t1および立ち上がり遅延量t2を有する反転波形が出
力される。
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「0→1→0」、すな
わち論理「L」→論理「H」→論理「L」のデータ信号
が入力され、NチャネルMOSトランジスタ11,1
3,14を動作させた場合の遅延特性を示す図である。
この時のゲート幅Wの総和はW+4W+8W=13Wと
なり、図19(a)よりもゲート幅が2Wだけ小さくな
っているので、図19(a)の遅延量よりも2△t1だ
け遅延量が大きくなっている。したがって、出力端子1
35には入力信号に対して立ち下がり遅延量t1+2△
t1および立ち上がり遅延量t2を有する反転波形が出
力される。
【0108】同様に、図(d)は、入力端子321〜3
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「0→1→0」、
すなわち論理「L」→論理「H」→論理「L」のデータ
信号が入力され、NチャネルMOSトランジスタ11の
みを動作させた場合の遅延特性を示す図である。この時
のゲート幅Wの総和はNチャネルMOSトランジスタ1
1のみのゲート幅Wとなり、図19(a)よりもゲート
幅が14Wだけ小さくなっているので、図19(a)遅
延量よりも14△t1だけ遅延量が大きくなる。したが
って、出力端子135には入力信号に対して立ち下がり
遅延量t1+14△t1および立ち上がり遅延量t2を
有する反転波形が出力される。
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「0→1→0」、
すなわち論理「L」→論理「H」→論理「L」のデータ
信号が入力され、NチャネルMOSトランジスタ11の
みを動作させた場合の遅延特性を示す図である。この時
のゲート幅Wの総和はNチャネルMOSトランジスタ1
1のみのゲート幅Wとなり、図19(a)よりもゲート
幅が14Wだけ小さくなっているので、図19(a)遅
延量よりも14△t1だけ遅延量が大きくなる。したが
って、出力端子135には入力信号に対して立ち下がり
遅延量t1+14△t1および立ち上がり遅延量t2を
有する反転波形が出力される。
【0109】このように、実施の形態8においては、ゲ
ート幅Wの異なるNチャネルMOSトランジスタ11〜
14およびPチャネルMOSトランジスタ9のみを用い
ることによって△t1の遅延量を可変できる。これによ
り、従来の遅延量可変回路の問題点であった遅延の可変
量を所定の遅延量以下にできないという問題点が解決で
きる。また、動作周波数の上昇によるセットアップタイ
ムやホールドタイムの厳しい規格にも対応できる。なお
本回路の説明では、PチャネルMOSトランジスタの段
数を4段としたが、4段以外でも同様の効果が得られる
ことは明らかである。
ート幅Wの異なるNチャネルMOSトランジスタ11〜
14およびPチャネルMOSトランジスタ9のみを用い
ることによって△t1の遅延量を可変できる。これによ
り、従来の遅延量可変回路の問題点であった遅延の可変
量を所定の遅延量以下にできないという問題点が解決で
きる。また、動作周波数の上昇によるセットアップタイ
ムやホールドタイムの厳しい規格にも対応できる。なお
本回路の説明では、PチャネルMOSトランジスタの段
数を4段としたが、4段以外でも同様の効果が得られる
ことは明らかである。
【0110】この実施の形態8においては、図19に示
すように、NチャネルMOSトランジスタ11〜14を
組み合わせることにより、出力信号OUTの立ち上がり
時間t2は変化させずに、立ち下がり時間のみ変化させ
ることができる。すなわち、立ち下がりの遅延時間t1
を制御してパルスの先端を揃えたパルス幅可変回路を実
現できる。さらに、パルス幅の変化は、ゲート幅Wによ
って決まり単位遅延量を小さくすることによって、高速
の遅延量可変回路を得ることができる。さらに、実施の
形態6に比べ、外部からの簡単なデータ入力だけて遅延
量を制御できる。
すように、NチャネルMOSトランジスタ11〜14を
組み合わせることにより、出力信号OUTの立ち上がり
時間t2は変化させずに、立ち下がり時間のみ変化させ
ることができる。すなわち、立ち下がりの遅延時間t1
を制御してパルスの先端を揃えたパルス幅可変回路を実
現できる。さらに、パルス幅の変化は、ゲート幅Wによ
って決まり単位遅延量を小さくすることによって、高速
の遅延量可変回路を得ることができる。さらに、実施の
形態6に比べ、外部からの簡単なデータ入力だけて遅延
量を制御できる。
【0111】実施の形態9.以下、本発明の実施の形態
9について説明する。図20は、図16の遅延量可変回
路に記憶手段400を付加して構成された遅延量可変回
路を示す。図20において、遅延量可変回路100は選
択回路300は図16と同じであるので説明を省略す
る。記憶手段400はDフリップフロップ411〜41
4から構成され、その出力端子はそれぞれ選択回路30
0中のOR回路301〜304の反転入力端子に接続さ
れる。記憶手段400内のDフリップフロップ411〜
414の入力側の各D端子は、それぞれ入力端子321
〜324に接続され、そのT端子の反転入力はそれぞれ
T入力端子326に共通に接続される。一方、選択回路
300中のOR回路301〜304の非反転端子はデー
タ入力端子325に共通に接続される。
9について説明する。図20は、図16の遅延量可変回
路に記憶手段400を付加して構成された遅延量可変回
路を示す。図20において、遅延量可変回路100は選
択回路300は図16と同じであるので説明を省略す
る。記憶手段400はDフリップフロップ411〜41
4から構成され、その出力端子はそれぞれ選択回路30
0中のOR回路301〜304の反転入力端子に接続さ
れる。記憶手段400内のDフリップフロップ411〜
414の入力側の各D端子は、それぞれ入力端子321
〜324に接続され、そのT端子の反転入力はそれぞれ
T入力端子326に共通に接続される。一方、選択回路
300中のOR回路301〜304の非反転端子はデー
タ入力端子325に共通に接続される。
【0112】図21は図20に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図21に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共に、セット信号T
をT入力端子326に入力する。一方、データ信号をデ
ータ入力端子325に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。
回路の動作を示すタイミングチャートである。図21に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共に、セット信号T
をT入力端子326に入力する。一方、データ信号をデ
ータ入力端子325に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。
【0113】記憶手段400は、T入力端子326に入
力するセット信号Tが論理「H」→論理「L」になった
ときに、入力端子321〜324に入力する制御信号D
1〜D4を記憶する記憶回路である。このセット動作は
最初に1回のみ行うことによって制御電圧D1〜D4の
値はDフリップフロップ411〜414に記憶されるの
で、それ以降はDフリップフロップ411〜414に記
憶された制御信号D1〜D4の値によって遅延量可変回
路は動作する。
力するセット信号Tが論理「H」→論理「L」になった
ときに、入力端子321〜324に入力する制御信号D
1〜D4を記憶する記憶回路である。このセット動作は
最初に1回のみ行うことによって制御電圧D1〜D4の
値はDフリップフロップ411〜414に記憶されるの
で、それ以降はDフリップフロップ411〜414に記
憶された制御信号D1〜D4の値によって遅延量可変回
路は動作する。
【0114】たとえば、図21(a)は、入力端子32
1〜324に印加する制御信号D1〜D4がDフリップ
フロップ411〜414に「1,1,1,1」の状態で
設定された場合を示す。ここで、「1」は論理「H」、
「0」は論理「L」を表わすものとする。また、データ
入力端子325に入力するデータ信号DATAは「1→
0→1」、すなわち論理「H」→論理「L」→論理
「H」のように変化する信号であるものとする。このと
きは、Dフリップフロップ411〜414の出力信号S
411〜S414は全て論理「H」であるので、OR回
路301〜304の反転入力端子で反転された論理
「L」となる。したがって、OR回路301〜304に
おいては、データ入力端子325に入力するデータ信号
DATAのみに依存する信号が多少の遅延時間の後に各
出力端子から「1→0→1」の状態を有する出力信号S
301〜S304として出力される。
1〜324に印加する制御信号D1〜D4がDフリップ
フロップ411〜414に「1,1,1,1」の状態で
設定された場合を示す。ここで、「1」は論理「H」、
「0」は論理「L」を表わすものとする。また、データ
入力端子325に入力するデータ信号DATAは「1→
0→1」、すなわち論理「H」→論理「L」→論理
「H」のように変化する信号であるものとする。このと
きは、Dフリップフロップ411〜414の出力信号S
411〜S414は全て論理「H」であるので、OR回
路301〜304の反転入力端子で反転された論理
「L」となる。したがって、OR回路301〜304に
おいては、データ入力端子325に入力するデータ信号
DATAのみに依存する信号が多少の遅延時間の後に各
出力端子から「1→0→1」の状態を有する出力信号S
301〜S304として出力される。
【0115】OR回路301〜304から出力された
「1→0→1」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときに全てオンにな
る。したがって、図21(a)の最下段のOUTに示す
ように論理「L」→論理「H」→論理「L」の出力信号
OUTが出力端子135から出力される。この出力信号
OUTは、出力信号S301〜S304が論理「H」→
論理「L」へ変化するのに応じて、PチャネルMOSト
ランジスタ1〜4が全てオンしたときの遅延時間t2だ
け遅れて出力端子135に論理「L」→論理「H」の出
力信号として出力され、また、データ入力端子325か
ら入力したデータ信号DATAが論理「L」→論理
「H」へ変化するのに応じて、NチャネルMOSトラン
ジスタ19がオンし、遅延時間t1だけ遅れて出力端子
135に論理「H」→論理「L」の出力信号OUTとし
て出力される。
「1→0→1」の状態の各出力信号S301〜S304
がPチャネルMOSトランジスタ1〜4のゲートに印加
されるのでPチャネルMOSトランジスタ1〜4は出力
信号S301〜S304が「0」のときに全てオンにな
る。したがって、図21(a)の最下段のOUTに示す
ように論理「L」→論理「H」→論理「L」の出力信号
OUTが出力端子135から出力される。この出力信号
OUTは、出力信号S301〜S304が論理「H」→
論理「L」へ変化するのに応じて、PチャネルMOSト
ランジスタ1〜4が全てオンしたときの遅延時間t2だ
け遅れて出力端子135に論理「L」→論理「H」の出
力信号として出力され、また、データ入力端子325か
ら入力したデータ信号DATAが論理「L」→論理
「H」へ変化するのに応じて、NチャネルMOSトラン
ジスタ19がオンし、遅延時間t1だけ遅れて出力端子
135に論理「H」→論理「L」の出力信号OUTとし
て出力される。
【0116】このようにして、制御信号D1〜D4が
「1,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t2およびt1だけ遅れ
て出力される。
「1,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t2およびt1だけ遅れ
て出力される。
【0117】次に、図21(b)に示すように、制御信
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「1→0→1」、すなわち論理
「H」→論理「L」→論理「H」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、OR回路
302〜304においては、データ入力端子325にの
み依存する信号が多少の遅延時間の後にOR回路302
〜304の各出力端子から「1→0→1」の状態を有す
る出力信号S302〜S304として出力され、一方、
OR回路301の出力は常時論理「H」となる。
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「1→0→1」、すなわち論理
「H」→論理「L」→論理「H」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、OR回路
302〜304においては、データ入力端子325にの
み依存する信号が多少の遅延時間の後にOR回路302
〜304の各出力端子から「1→0→1」の状態を有す
る出力信号S302〜S304として出力され、一方、
OR回路301の出力は常時論理「H」となる。
【0118】OR回路302〜304から出力された
「1→0→1」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力は常時論理「H」であるの
で、PチャネルMOSトランジスタ1はデータ入力端子
325に印加されるデータ信号DATAに関わらずオフ
となる。
「1→0→1」の状態の各出力信号S302〜S304
がPチャネルMOSトランジスタ2〜4のゲートに印加
されるのでPチャネルMOSトランジスタ2〜4は出力
信号S302〜S304が「0」のときにオンになる。
一方、OR回路301の出力は常時論理「H」であるの
で、PチャネルMOSトランジスタ1はデータ入力端子
325に印加されるデータ信号DATAに関わらずオフ
となる。
【0119】したがって、図21(b)の最下段のOU
Tに示すように論理「L」→論理「H」→論理「L」の
出力信号OUTが出力される。この出力信号OUTは、
出力信号S302〜S304が論理「H」→論理「L」
へ変化するのに応じて、PチャネルMOSトランジスタ
2〜4がオンし、その遅延時間t2+Δt2だけ遅れて
出力端子135に論理「L」→論理「H」の出力信号と
して出力され、また、データ信号DATAが論理「L」
→論理「H」へ変化するのに応じて、NチャネルMOS
トランジスタ19がオンするので、そのときの遅延時間
t1だけ遅れて出力端子135に論理「H」→論理
「L」の出力信号OUTとして出力される。
Tに示すように論理「L」→論理「H」→論理「L」の
出力信号OUTが出力される。この出力信号OUTは、
出力信号S302〜S304が論理「H」→論理「L」
へ変化するのに応じて、PチャネルMOSトランジスタ
2〜4がオンし、その遅延時間t2+Δt2だけ遅れて
出力端子135に論理「L」→論理「H」の出力信号と
して出力され、また、データ信号DATAが論理「L」
→論理「H」へ変化するのに応じて、NチャネルMOS
トランジスタ19がオンするので、そのときの遅延時間
t1だけ遅れて出力端子135に論理「H」→論理
「L」の出力信号OUTとして出力される。
【0120】このようにして、制御信号D1〜D4が
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t2+2Δt2およびt
1だけ遅れて出力される。
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t2+2Δt2およびt
1だけ遅れて出力される。
【0121】図21(c)は、入力端子321〜324
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「1→0→1」、すな
わち論理「H」→論理「L」→論理「H」のデータ信号
が入力され、PチャネルMOSトランジスタ1,3,4
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はW+4W+8W=13Wとなり、図
21(a)よりもゲート幅が2Wだけ小さくなっている
ので、図21(a)の遅延量よりも2△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+2△t2およ
び立ち下がり遅延量t1を有する反転波形が出力され
る。
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「1→0→1」、すな
わち論理「H」→論理「L」→論理「H」のデータ信号
が入力され、PチャネルMOSトランジスタ1,3,4
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はW+4W+8W=13Wとなり、図
21(a)よりもゲート幅が2Wだけ小さくなっている
ので、図21(a)の遅延量よりも2△t2だけ遅延量
が大きくなっている。したがって、出力端子135には
入力信号に対して立ち上がり遅延量t2+2△t2およ
び立ち下がり遅延量t1を有する反転波形が出力され
る。
【0122】同様に、図(d)は、入力端子321〜3
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「1→0→1」、
すなわち論理「H」→論理「L」→論理「H」のデータ
信号が入力され、PチャネルMOSトランジスタ1のみ
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はPチャネルMOSトランジスタ1の
みのゲート幅Wとなり、図21(a)よりもゲート幅が
14Wだけ小さくなっているので、図21(a)遅延量
よりも14△t2だけ遅延量が大きくなる。したがっ
て、出力端子135には入力信号に対して立ち上がり遅
延量t2+14△t2および立ち下がり遅延量t1を有
する反転波形が出力される。
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「1→0→1」、
すなわち論理「H」→論理「L」→論理「H」のデータ
信号が入力され、PチャネルMOSトランジスタ1のみ
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Wの総和はPチャネルMOSトランジスタ1の
みのゲート幅Wとなり、図21(a)よりもゲート幅が
14Wだけ小さくなっているので、図21(a)遅延量
よりも14△t2だけ遅延量が大きくなる。したがっ
て、出力端子135には入力信号に対して立ち上がり遅
延量t2+14△t2および立ち下がり遅延量t1を有
する反転波形が出力される。
【0123】実施の形態9においても、ゲート幅Wの異
なるPチャネルMOSトランジスタ1〜4およびNチャ
ネルMOSトランジスタ19を用いることによって、遅
延量△t2を単位に遅延量を可変できる。これにより、
従来の遅延量可変回路の問題点であった遅延の可変量を
所定の遅延量以下にできないという問題点が解決でき
る。また、動作周波数の上昇によるセットアップタイム
やホールドタイムの厳しい規格にも対応できる。
なるPチャネルMOSトランジスタ1〜4およびNチャ
ネルMOSトランジスタ19を用いることによって、遅
延量△t2を単位に遅延量を可変できる。これにより、
従来の遅延量可変回路の問題点であった遅延の可変量を
所定の遅延量以下にできないという問題点が解決でき
る。また、動作周波数の上昇によるセットアップタイム
やホールドタイムの厳しい規格にも対応できる。
【0124】この回路では、実施の形態7に比べ、記憶
手段400を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、PチャネルMOSトランジスタ
の段数を4段、Nチャネルトランジスタの段数を4段と
したが、4段以外でも同様の効果が得られることは明ら
かである。
手段400を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、PチャネルMOSトランジスタ
の段数を4段、Nチャネルトランジスタの段数を4段と
したが、4段以外でも同様の効果が得られることは明ら
かである。
【0125】実施の形態10.以下、本発明の実施の形
態10について説明する。図22は、図18の遅延量可
変回路に記憶手段400を付加して構成された遅延量可
変回路を示す。図22において、遅延量可変回路100
は選択回路300は図18と同じであるので説明を省略
する。記憶手段400はDフリップフロップ411〜4
14から構成され、その出力端子はそれぞれ選択回路3
00中のAND回路311〜314の一方の入力端子に
接続される。記憶手段400内のDフリップフロップ4
11〜414の入力側の各D端子は、それぞれ入力端子
321〜324に接続され、そのT端子の反転入力はそ
れぞれT入力端子326に共通に接続される。一方、選
択回路300中のAND回路311〜314の他方の入
力端子はデータ入力端子325に共通に接続される。
態10について説明する。図22は、図18の遅延量可
変回路に記憶手段400を付加して構成された遅延量可
変回路を示す。図22において、遅延量可変回路100
は選択回路300は図18と同じであるので説明を省略
する。記憶手段400はDフリップフロップ411〜4
14から構成され、その出力端子はそれぞれ選択回路3
00中のAND回路311〜314の一方の入力端子に
接続される。記憶手段400内のDフリップフロップ4
11〜414の入力側の各D端子は、それぞれ入力端子
321〜324に接続され、そのT端子の反転入力はそ
れぞれT入力端子326に共通に接続される。一方、選
択回路300中のAND回路311〜314の他方の入
力端子はデータ入力端子325に共通に接続される。
【0126】図23は図22に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図23に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共に、セット信号T
をT入力端子326に入力する。一方、データ信号をデ
ータ入力端子325に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。
回路の動作を示すタイミングチャートである。図23に
おいて、入力端子321〜324に入力される制御信号
D1〜D4として16進数に対応する論理「H」または
論理「L」の固定電圧を入力すると共に、セット信号T
をT入力端子326に入力する。一方、データ信号をデ
ータ入力端子325に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。
【0127】記憶手段400は、T入力端子326に入
力するセット信号Tが論理「H」→論理「L」になった
ときに、入力端子321〜324に入力する制御信号D
1〜D4を記憶する記憶回路である。このセット動作は
最初に1回のみ行うことによって制御電圧D1〜D4の
値はDフリップフロップ411〜414に記憶されるの
で、それ以降はDフリップフロップ411〜414に記
憶された制御信号D1〜D4の値によって遅延量可変回
路は動作する。
力するセット信号Tが論理「H」→論理「L」になった
ときに、入力端子321〜324に入力する制御信号D
1〜D4を記憶する記憶回路である。このセット動作は
最初に1回のみ行うことによって制御電圧D1〜D4の
値はDフリップフロップ411〜414に記憶されるの
で、それ以降はDフリップフロップ411〜414に記
憶された制御信号D1〜D4の値によって遅延量可変回
路は動作する。
【0128】たとえば、図23(a)は、入力端子32
1〜324に印加する制御信号D1〜D4がDフリップ
フロップ411〜414に「1,1,1,1」のように
設定された場合を示す。ここで、「1」は論理「H」、
「0」は論理「L」を表わすものとする。また、データ
入力端子325に入力するデータ信号DATAは「0→
1→0」、すなわち論理「L」→論理「H」→論理
「L」のように変化する信号であるものとする。入力端
子321〜324に入力する制御信号D1〜D4が全て
論理「H」であるので、AND回路311〜314の反
転入力端子で反転される。したがって、AND回路31
1〜314においては、データ入力端子325に入力す
るデータ信号DATAのみに依存する信号が多少の遅延
時間の後に各出力端子から「0→1→0」の状態を有す
る出力信号S311〜S314として出力される。
1〜324に印加する制御信号D1〜D4がDフリップ
フロップ411〜414に「1,1,1,1」のように
設定された場合を示す。ここで、「1」は論理「H」、
「0」は論理「L」を表わすものとする。また、データ
入力端子325に入力するデータ信号DATAは「0→
1→0」、すなわち論理「L」→論理「H」→論理
「L」のように変化する信号であるものとする。入力端
子321〜324に入力する制御信号D1〜D4が全て
論理「H」であるので、AND回路311〜314の反
転入力端子で反転される。したがって、AND回路31
1〜314においては、データ入力端子325に入力す
るデータ信号DATAのみに依存する信号が多少の遅延
時間の後に各出力端子から「0→1→0」の状態を有す
る出力信号S311〜S314として出力される。
【0129】AND回路311〜314から出力された
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるのでNチャネルMOSトランジスタ11〜1
4は出力信号S311〜S314が「1」のときに全て
オンになる。したがって、図23(a)の最下段のOU
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力端子135から出力される。この
出力信号OUTは、出力信号S311〜S314が論理
「L」→論理「H」へ変化するのに応じて、Nチャネル
MOSトランジスタ11〜14が全てオンし、このとき
の動作遅延時間t1だけ遅れて出力端子135に論理
「H」→論理「L」の出力信号として出力され、また、
データ入力端子325のデータ信号DATAおよび出力
信号S311〜S314が論理「H」→論理「L」へ変
化するのに応じて、PチャネルMOSトランジスタ19
がオンしたときの動作遅延時間t2だけ遅れて出力端子
135に論理「L」→論理「H」の出力信号OUTとし
て出力される。
「0→1→0」の状態の各出力信号S311〜S314
がNチャネルMOSトランジスタ11〜14のゲートに
印加されるのでNチャネルMOSトランジスタ11〜1
4は出力信号S311〜S314が「1」のときに全て
オンになる。したがって、図23(a)の最下段のOU
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力端子135から出力される。この
出力信号OUTは、出力信号S311〜S314が論理
「L」→論理「H」へ変化するのに応じて、Nチャネル
MOSトランジスタ11〜14が全てオンし、このとき
の動作遅延時間t1だけ遅れて出力端子135に論理
「H」→論理「L」の出力信号として出力され、また、
データ入力端子325のデータ信号DATAおよび出力
信号S311〜S314が論理「H」→論理「L」へ変
化するのに応じて、PチャネルMOSトランジスタ19
がオンしたときの動作遅延時間t2だけ遅れて出力端子
135に論理「L」→論理「H」の出力信号OUTとし
て出力される。
【0130】このようにして、制御信号D1〜D4が
「1,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1およびt2だけ遅れ
て出力される。
「1,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1およびt2だけ遅れ
て出力される。
【0131】次に、図23(b)に示すように、制御信
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、AND回
路312〜314においては、データ入力端子325に
のみ依存する信号が多少の遅延時間の後にAND回路3
12〜314の各出力端子から「0→1→0」の状態を
有する出力信号S312〜S314として出力され、一
方、AND回路311の出力信号S311は常時論理
「L」となる。
号D1〜D4が「0,1,1,1」である場合について
説明する。ここで、データ入力端子325に入力するデ
ータ信号DATAは「0→1→0」、すなわち論理
「L」→論理「H」→論理「L」のように変化する信号
であるものとする。入力端子321〜324に入力する
制御電圧D1〜D4のうち、制御電圧D2〜D4は論理
「H」であり、D1が論理「L」であるので、AND回
路312〜314においては、データ入力端子325に
のみ依存する信号が多少の遅延時間の後にAND回路3
12〜314の各出力端子から「0→1→0」の状態を
有する出力信号S312〜S314として出力され、一
方、AND回路311の出力信号S311は常時論理
「L」となる。
【0132】AND回路312〜314から出力された
「0→1→0」の状態の各出力信号S312〜S314
がNチャネルMOSトランジスタ12〜14のゲートに
印加されるのでNチャネルMOSトランジスタ12〜1
4は出力信号S312〜S314が「1」のときにオン
になる。一方、AND回路311の出力は常時論理
「L」であるので、NチャネルMOSトランジスタ11
はデータ入力端子325に印加されるデータ信号DAT
Aに関わらずオフとなる。
「0→1→0」の状態の各出力信号S312〜S314
がNチャネルMOSトランジスタ12〜14のゲートに
印加されるのでNチャネルMOSトランジスタ12〜1
4は出力信号S312〜S314が「1」のときにオン
になる。一方、AND回路311の出力は常時論理
「L」であるので、NチャネルMOSトランジスタ11
はデータ入力端子325に印加されるデータ信号DAT
Aに関わらずオフとなる。
【0133】したがって、図23(b)の最下段のOU
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力される。この出力信号OUTは、
出力信号S312〜S314が論理「L」→論理「H」
へ変化するのに応じて、NチャネルMOSトランジスタ
12〜14がオンしたときの遅延時間t1+Δt1だけ
遅れて出力端子135に論理「H」→論理「L」の出力
信号として出力され、また、データ入力端子325から
のデータ入力DATAおよび出力信号S312〜S31
4が論理「H」→論理「L」へ変化するのに応じて、P
チャネルMOSトランジスタ9がオンになる時の遅延時
間t2だけ遅れて出力端子135に論理「L」→論理
「H」の出力信号OUTとして出力される。
Tに示すように論理「H」→論理「L」→論理「H」の
出力信号OUTが出力される。この出力信号OUTは、
出力信号S312〜S314が論理「L」→論理「H」
へ変化するのに応じて、NチャネルMOSトランジスタ
12〜14がオンしたときの遅延時間t1+Δt1だけ
遅れて出力端子135に論理「H」→論理「L」の出力
信号として出力され、また、データ入力端子325から
のデータ入力DATAおよび出力信号S312〜S31
4が論理「H」→論理「L」へ変化するのに応じて、P
チャネルMOSトランジスタ9がオンになる時の遅延時
間t2だけ遅れて出力端子135に論理「L」→論理
「H」の出力信号OUTとして出力される。
【0134】このようにして、制御信号D1〜D4が
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
だけ遅れて出力される。
「0,1,1,1」に設定される場合には、データ入力
端子325に入力したデータ信号DATAは、反転され
て出力端子135から遅延時間t1+Δt1およびt2
だけ遅れて出力される。
【0135】図23(c)は、入力端子321〜324
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「0→1→0」、すな
わち論理「L」→論理「H」→論理「L」のデータ信号
が入力され、NチャネルMOSトランジスタ11,1
3,14を動作させる場合の遅延特性を示す図である。
この時のゲート幅Wの総和はW+4W+8W=13Wと
なり、図23(a)よりもゲート幅が2Wだけ小さくな
っているので、図23(a)の遅延量よりも2△t1だ
け遅延量が大きくなっている。したがって、出力端子1
35には入力信号に対して立ち下がり遅延量t1+2△
t1および立ち上がり遅延量t2を有する反転波形が出
力される。
には「1,0,1,1」の状態の制御信号D1〜D4が
入力し、データ入力端子325に「0→1→0」、すな
わち論理「L」→論理「H」→論理「L」のデータ信号
が入力され、NチャネルMOSトランジスタ11,1
3,14を動作させる場合の遅延特性を示す図である。
この時のゲート幅Wの総和はW+4W+8W=13Wと
なり、図23(a)よりもゲート幅が2Wだけ小さくな
っているので、図23(a)の遅延量よりも2△t1だ
け遅延量が大きくなっている。したがって、出力端子1
35には入力信号に対して立ち下がり遅延量t1+2△
t1および立ち上がり遅延量t2を有する反転波形が出
力される。
【0136】同様に、図(d)は、入力端子321〜3
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「0→1→0」、
すなわち論理「L」→論理「H」→論理「L」のデータ
信号が入力され、NチャネルMOSトランジスタ11の
みを動作させた場合の遅延特性を示す図である。この時
のゲート幅Wの総和はNチャネルMOSトランジスタ1
1のみのゲート幅Wとなり、図23(a)よりもゲート
幅が14Wだけ小さくなっているので、図23(a)遅
延量よりも14△t1だけ遅延量が大きくなる。したが
って、出力端子135には入力信号に対して立ち下がり
遅延量t1+14△t1および立ち上がり遅延量t2を
有する反転波形が出力される。
24には「1,0,0,0」の状態の制御信号D1〜D
4が入力し、データ入力端子325に「0→1→0」、
すなわち論理「L」→論理「H」→論理「L」のデータ
信号が入力され、NチャネルMOSトランジスタ11の
みを動作させた場合の遅延特性を示す図である。この時
のゲート幅Wの総和はNチャネルMOSトランジスタ1
1のみのゲート幅Wとなり、図23(a)よりもゲート
幅が14Wだけ小さくなっているので、図23(a)遅
延量よりも14△t1だけ遅延量が大きくなる。したが
って、出力端子135には入力信号に対して立ち下がり
遅延量t1+14△t1および立ち上がり遅延量t2を
有する反転波形が出力される。
【0137】実施の形態10においても、ゲート幅Wが
異なるNチャネルMOSトランジスタ11〜14および
PチャネルMOSトランジスタ9を用いることによっ
て、遅延量△t1を単位に遅延量を可変できる。これに
より、従来の遅延量可変回路の問題点であった遅延の可
変量を所定の遅延量以下にできないという問題点が解決
できる。また、動作周波数の上昇によるセットアップタ
イムやホールドタイムの厳しい規格にも対応できる。
異なるNチャネルMOSトランジスタ11〜14および
PチャネルMOSトランジスタ9を用いることによっ
て、遅延量△t1を単位に遅延量を可変できる。これに
より、従来の遅延量可変回路の問題点であった遅延の可
変量を所定の遅延量以下にできないという問題点が解決
できる。また、動作周波数の上昇によるセットアップタ
イムやホールドタイムの厳しい規格にも対応できる。
【0138】この回路では、実施の形態8に比べ、記憶
手段400を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、PチャネルMOSトランジスタ
の段数を4段、Nチャネルトランジスタの段数を4段と
したが、4段以外でも同様の効果が得られることは明ら
かである。
手段400を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、PチャネルMOSトランジスタ
の段数を4段、Nチャネルトランジスタの段数を4段と
したが、4段以外でも同様の効果が得られることは明ら
かである。
【0139】
【発明の効果】本発明の第1の遅延量可変回路は、ソー
ス電極、ドレイン電極およびゲート電極を有し、それぞ
れ異なった構造寸法を有し並列に接続された複数のPチ
ャネルのトランジスタと、ソース電極、ドレイン電極お
よびゲート電極を有し、それぞれ異なった構造寸法を有
し並列に接続された複数のNチャネルのトランジスタ
と、制御信号が入力する複数の制御信号入力端子と、遅
延信号を出力する出力端子とを備え、複数のPチャネル
のトランジスタの各ゲート電極と複数のNチャネルのト
ランジスタのゲート電極には同一の入力信号または互い
に反転した固定電圧のいずれかを対にして印加すること
によって、入力信号の遅延量を制御し、遅延された遅延
信号を出力端子に出力するように構成されるので、遅延
量△t1および△t2を微細に可変できる。これによっ
て、動作周波数の上昇によるセットアップタイムやホー
ルドタイムの厳しい規格にも対応できる。
ス電極、ドレイン電極およびゲート電極を有し、それぞ
れ異なった構造寸法を有し並列に接続された複数のPチ
ャネルのトランジスタと、ソース電極、ドレイン電極お
よびゲート電極を有し、それぞれ異なった構造寸法を有
し並列に接続された複数のNチャネルのトランジスタ
と、制御信号が入力する複数の制御信号入力端子と、遅
延信号を出力する出力端子とを備え、複数のPチャネル
のトランジスタの各ゲート電極と複数のNチャネルのト
ランジスタのゲート電極には同一の入力信号または互い
に反転した固定電圧のいずれかを対にして印加すること
によって、入力信号の遅延量を制御し、遅延された遅延
信号を出力端子に出力するように構成されるので、遅延
量△t1および△t2を微細に可変できる。これによっ
て、動作周波数の上昇によるセットアップタイムやホー
ルドタイムの厳しい規格にも対応できる。
【0140】本発明の第2の遅延量可変回路は、第1の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路と、入力信号が入力する信号
入力端子とを備えるように構成され、制御信号入力端子
に所定の制御値を与えることによって、信号入力端子に
入力する入力信号の遅延量を制御し、遅延された遅延信
号を出力端子に出力するように構成されるので、遅延回
路の物理的な単位素子の変更は必要はなく、外部から制
御信号を入力することによって単位遅延量△t1および
△t2の任意の倍数の遅延量を得ることが可能である。
また、信号の性質に従って容易に遅延量を可変できるの
で、どのような入力信号にも対応して入力信号を誤りな
く読み取ることができる。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路と、入力信号が入力する信号
入力端子とを備えるように構成され、制御信号入力端子
に所定の制御値を与えることによって、信号入力端子に
入力する入力信号の遅延量を制御し、遅延された遅延信
号を出力端子に出力するように構成されるので、遅延回
路の物理的な単位素子の変更は必要はなく、外部から制
御信号を入力することによって単位遅延量△t1および
△t2の任意の倍数の遅延量を得ることが可能である。
また、信号の性質に従って容易に遅延量を可変できるの
で、どのような入力信号にも対応して入力信号を誤りな
く読み取ることができる。
【0141】本発明の第3の遅延量可変回路は、第1の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路、第1の入力端子および第2
の入力端子を有する記憶素子を複数含む記憶回路、入力
信号が入力する信号入力端子、制御信号を記憶素子に記
憶させるための書き込み信号が入力する書き込み信号入
力端子とを備え、書き込み信号入力端子に加えられる信
号によって記憶素子に所定の制御値を書き込むことによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を出力端子に出力するように構
成されるので、初期設定において制御データを記憶回路
に一度設定すればよく、操作性に優れる。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子および第1の入力
端子および第2の入力端子を有する複数の第2の論理素
子から構成される選択回路、第1の入力端子および第2
の入力端子を有する記憶素子を複数含む記憶回路、入力
信号が入力する信号入力端子、制御信号を記憶素子に記
憶させるための書き込み信号が入力する書き込み信号入
力端子とを備え、書き込み信号入力端子に加えられる信
号によって記憶素子に所定の制御値を書き込むことによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を出力端子に出力するように構
成されるので、初期設定において制御データを記憶回路
に一度設定すればよく、操作性に優れる。
【0142】本発明の第4の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のPチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するNチャ
ネルのトランジスタとを備え、複数のPチャネルのトラ
ンジスタの各ゲート電極には入力信号または固定電圧の
いずれかを印加し、Nチャネルのトランジスタのゲート
電極には入力信号を印加することによって、入力信号の
遅延量を制御し、遅延された遅延信号を出力端子に出力
するように構成されるので、出力信号OUTの立ち下が
り時間は変化させずに、立ち上がり時間のみ変化させる
ことができる。
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のPチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するNチャ
ネルのトランジスタとを備え、複数のPチャネルのトラ
ンジスタの各ゲート電極には入力信号または固定電圧の
いずれかを印加し、Nチャネルのトランジスタのゲート
電極には入力信号を印加することによって、入力信号の
遅延量を制御し、遅延された遅延信号を出力端子に出力
するように構成されるので、出力信号OUTの立ち下が
り時間は変化させずに、立ち上がり時間のみ変化させる
ことができる。
【0143】本発明の第5の遅延量可変回路は、第4の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
入力信号端子に入力信号を与え、制御信号入力端子に所
定の制御値を与えることによって、信号入力端子に入力
する入力信号の遅延量を制御し、遅延された遅延信号を
出力端子に出力するように構成されるので、出力信号O
UTの立ち下がり時間は変化させずに、立ち上がり時間
のみ変化させることができる。すなわち、立ち上がりの
遅延時間を制御してパルスの終端を揃えたパルス幅可変
回路を実現できる。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
入力信号端子に入力信号を与え、制御信号入力端子に所
定の制御値を与えることによって、信号入力端子に入力
する入力信号の遅延量を制御し、遅延された遅延信号を
出力端子に出力するように構成されるので、出力信号O
UTの立ち下がり時間は変化させずに、立ち上がり時間
のみ変化させることができる。すなわち、立ち上がりの
遅延時間を制御してパルスの終端を揃えたパルス幅可変
回路を実現できる。
【0144】本発明の第6の遅延量可変回路は、第4の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、第1の入力端子および第2の入力端子を有す
る記憶素子を複数含む記憶回路、と入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、書き込み信号入力端子に加えられる信号によって記
憶素子に所定の制御値を書き込むことによって、信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を出力端子に出力するように構成されるの
で、書き込み信号入力端子に加えられる信号によって記
憶素子に所定の制御値を書き込むことによって、信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を出力端子に出力するように構成されるの
で、初期設定において制御データを記憶回路に一度設定
すればよく、操作性に優れる。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第1の論理素子から構成される選
択回路と、第1の入力端子および第2の入力端子を有す
る記憶素子を複数含む記憶回路、と入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、書き込み信号入力端子に加えられる信号によって記
憶素子に所定の制御値を書き込むことによって、信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を出力端子に出力するように構成されるの
で、書き込み信号入力端子に加えられる信号によって記
憶素子に所定の制御値を書き込むことによって、信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を出力端子に出力するように構成されるの
で、初期設定において制御データを記憶回路に一度設定
すればよく、操作性に優れる。
【0145】本発明の第7の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のNチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するPチャ
ネルのトランジスタとを備え、複数のNチャネルのトラ
ンジスタの各ゲート電極には入力信号または固定電圧の
いずれかを印加し、Pチャネルのトランジスタのゲート
電極には入力信号を印加することによって、信号入力端
子に入力する入力信号の遅延量を制御し、遅延された遅
延信号を出力端子に出力するように構成されるので、出
力信号OUTの立ち上がり時間は変化させずに、立ち下
がり時間のみ変化させることができる。
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のNチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するPチャ
ネルのトランジスタとを備え、複数のNチャネルのトラ
ンジスタの各ゲート電極には入力信号または固定電圧の
いずれかを印加し、Pチャネルのトランジスタのゲート
電極には入力信号を印加することによって、信号入力端
子に入力する入力信号の遅延量を制御し、遅延された遅
延信号を出力端子に出力するように構成されるので、出
力信号OUTの立ち上がり時間は変化させずに、立ち下
がり時間のみ変化させることができる。
【0146】本発明の第8の遅延量可変回路は、第7の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
入力信号端子に入力信号を与え、制御信号入力端子に所
定の制御値を与えることによって、信号入力端子に入力
する入力信号の遅延量を制御し、遅延された遅延信号を
出力端子に出力するように構成されるので、出力信号O
UTの立ち上がり時間は変化させずに、立ち下がり時間
のみ変化させることができる。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
入力信号端子に入力信号を与え、制御信号入力端子に所
定の制御値を与えることによって、信号入力端子に入力
する入力信号の遅延量を制御し、遅延された遅延信号を
出力端子に出力するように構成されるので、出力信号O
UTの立ち上がり時間は変化させずに、立ち下がり時間
のみ変化させることができる。
【0147】本発明の第9の遅延量可変回路は、第7の
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路、第1の入力端子および第2の入力端子を有する
記憶素子を複数含む記憶回路、入力信号が入力する信号
入力端子、制御信号を記憶素子に記憶させるための書き
込み信号が入力する書き込み信号入力端子とを備え、書
き込み信号入力端子に加えられる信号により記憶素子に
所定の制御値を書き込むことによって、信号入力端子に
入力する入力信号の遅延量を制御し、遅延された遅延信
号を出力端子に出力するように構成されるので、書き込
み信号入力端子に加えられる信号によって記憶素子に所
定の制御値を書き込むことによって、信号入力端子に入
力する入力信号の遅延量を制御し、遅延された遅延信号
を出力端子に出力するように構成されるので、初期設定
において制御データを記憶回路に一度設定すればよく、
操作性に優れる。
発明に加えて、さらに、第1の入力端子および第2の入
力端子を有する複数の第2の論理素子から構成される選
択回路、第1の入力端子および第2の入力端子を有する
記憶素子を複数含む記憶回路、入力信号が入力する信号
入力端子、制御信号を記憶素子に記憶させるための書き
込み信号が入力する書き込み信号入力端子とを備え、書
き込み信号入力端子に加えられる信号により記憶素子に
所定の制御値を書き込むことによって、信号入力端子に
入力する入力信号の遅延量を制御し、遅延された遅延信
号を出力端子に出力するように構成されるので、書き込
み信号入力端子に加えられる信号によって記憶素子に所
定の制御値を書き込むことによって、信号入力端子に入
力する入力信号の遅延量を制御し、遅延された遅延信号
を出力端子に出力するように構成されるので、初期設定
において制御データを記憶回路に一度設定すればよく、
操作性に優れる。
【0148】本発明の第10の遅延量可変回路は、第1
の発明において、Pチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W1は、W1=m:m×2:
m×22:m×23・・・m×2i(ここで、iは正整数)の
関係にあるように構成されるので、基本になるトランジ
スタの遅延量を小さく設定しておくことによって、微細
な遅延量から大きな遅延量までディスクリートな遅延量
を得ることができる。
の発明において、Pチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W1は、W1=m:m×2:
m×22:m×23・・・m×2i(ここで、iは正整数)の
関係にあるように構成されるので、基本になるトランジ
スタの遅延量を小さく設定しておくことによって、微細
な遅延量から大きな遅延量までディスクリートな遅延量
を得ることができる。
【0149】本発明の第11の遅延量可変回路は、第1
の発明において、Nチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W2は、W2=n:n×2:
n×22:n×23・・・n×2i(ここで、iは正整数)の
関係にあるように構成されるので、基本になるトランジ
スタの遅延量を小さく設定しておくことによって、微細
な遅延量から大きな遅延量までディスクリートな遅延量
を得ることができる。
の発明において、Nチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅W2は、W2=n:n×2:
n×22:n×23・・・n×2i(ここで、iは正整数)の
関係にあるように構成されるので、基本になるトランジ
スタの遅延量を小さく設定しておくことによって、微細
な遅延量から大きな遅延量までディスクリートな遅延量
を得ることができる。
【0150】本発明の第12の遅延量可変回路は、第1
の発明において、Pチャネルの複数のトランジスタおよ
びNチャネルの複数のトランジスタの異なった構造寸法
は一定の線幅の複数のゲート電極を設けることによって
実現し、その複数の異なるゲート電極の比Nは、N=
1:2:22:23・・・2i(ここで、iは正整数)の関係
にあるように構成されるので、基本になるトランジスタ
の遅延量を小さく設定しておくことによって、微細な遅
延量から大きな遅延量までディスクリートな遅延量を得
ることができる。
の発明において、Pチャネルの複数のトランジスタおよ
びNチャネルの複数のトランジスタの異なった構造寸法
は一定の線幅の複数のゲート電極を設けることによって
実現し、その複数の異なるゲート電極の比Nは、N=
1:2:22:23・・・2i(ここで、iは正整数)の関係
にあるように構成されるので、基本になるトランジスタ
の遅延量を小さく設定しておくことによって、微細な遅
延量から大きな遅延量までディスクリートな遅延量を得
ることができる。
【0151】本発明の第13の信号読み出し回路は、第
1〜9の発明における遅延量可変回路の出力をDフリッ
プフロップ回路のD端子に接続し、Dフリップフロップ
回路のT端子をクロック入力端子に接続し、遅延量可変
回路の遅延量を制御することによって、T端子に入力さ
れるクロック信号によって、遅延量可変回路の出力を誤
りなく読み出すことができる。
1〜9の発明における遅延量可変回路の出力をDフリッ
プフロップ回路のD端子に接続し、Dフリップフロップ
回路のT端子をクロック入力端子に接続し、遅延量可変
回路の遅延量を制御することによって、T端子に入力さ
れるクロック信号によって、遅延量可変回路の出力を誤
りなく読み出すことができる。
【図1】 本発明の実施の形態1の遅延量可変回路を示
す回路図である。
す回路図である。
【図2】 本発明のトランジスタのゲートの幅Wを変化
させた例を示す図である。
させた例を示す図である。
【図3】 本発明のトランジスタのゲートの線幅Lを変
化させた例を示す図である。
化させた例を示す図である。
【図4】 本発明の実施の形態1の遅延量可変回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図5】 本発明の実施の形態2の遅延量可変回路を示
す回路図である。
す回路図である。
【図6】 図5の各部における信号波形を示す図であ
る。
る。
【図7】 本発明の実施の形態2の遅延量可変回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図8】 本発明の実施の形態3の遅延量可変回路を示
す回路図である。
す回路図である。
【図9】 本発明の実施の形態3の遅延量可変回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図10】 本発明の実施の形態4の遅延量可変回路を
示す回路図である。
示す回路図である。
【図11】 本発明の実施の形態4の遅延量可変回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図12】 本発明の実施の形態5の遅延量可変回路を
示す回路図である。
示す回路図である。
【図13】 本発明の実施の形態5の遅延量可変回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図14】 本発明の実施の形態6の遅延量可変回路を
示す回路図である。
示す回路図である。
【図15】 本発明の実施の形態6の遅延量可変回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図16】 本発明の実施の形態7の遅延量可変回路を
示す回路図である。
示す回路図である。
【図17】 本発明の実施の形態7の遅延量可変回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図18】 本発明の実施の形態8の遅延量可変回路を
示す回路図である。
示す回路図である。
【図19】 本発明の実施の形態8の遅延量可変回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図20】 本発明の実施の形態9の遅延量可変回路を
示す回路図である。
示す回路図である。
【図21】 本発明の実施の形態9の遅延量可変回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図22】 本発明の実施の形態10の遅延量可変回路
を示す回路図である。
を示す回路図である。
【図23】 本発明の実施の形態10の遅延量可変回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図24】 従来の遅延量可変回路を示す回路図であ
る。
る。
【図25】 従来の一般的な遅延量可変回路を示す図で
ある。
ある。
【図26】 データ信号が遅延される様子を描いたタイ
ミングチャートである。
ミングチャートである。
1〜4、9・・・PチャネルMOSトランジスタ、11〜
14、19・・・NチャネルMOSトランジスタ、20・・・
ゲート電極、21・・・ドレイン・ソース間のチャネル、
100・・・遅延量可変回路、101〜104・・・入力端
子、111〜114・・・入力端子、131・・・電源、13
2・・・接地、134・・・フリップフロップ、135・・・出
力端子、136・・・出力端子、300・・・選択回路、30
1〜304・・・OR回路、311〜314・・・AND回
路、321〜324・・・入力端子、325・・・入力端子、
400・・・記憶手段、411〜414・・・Dフリップフロ
ップ
14、19・・・NチャネルMOSトランジスタ、20・・・
ゲート電極、21・・・ドレイン・ソース間のチャネル、
100・・・遅延量可変回路、101〜104・・・入力端
子、111〜114・・・入力端子、131・・・電源、13
2・・・接地、134・・・フリップフロップ、135・・・出
力端子、136・・・出力端子、300・・・選択回路、30
1〜304・・・OR回路、311〜314・・・AND回
路、321〜324・・・入力端子、325・・・入力端子、
400・・・記憶手段、411〜414・・・Dフリップフロ
ップ
Claims (13)
- 【請求項1】 ソース電極、ドレイン電極およびゲート
電極を有し、それぞれ異なった構造寸法を有し並列に接
続された複数のPチャネルのトランジスタと、 ソース電極、ドレイン電極およびゲート電極を有し、そ
れぞれ異なった構造寸法を有し並列に接続された複数の
Nチャネルのトランジスタと、 制御信号が入力する複数の制御信号入力端子と、 遅延信号を出力する出力端子とを備え、 前記Pチャネルのトランジスタの前記各ソース電極を電
源に接続し、その各ドレイン電極を出力端子に接続し、
前記各ゲート電極を各制御信号入力端子に接続し、 前記Nチャネルのトランジスタの前記各ソース電極をグ
ラウンドに接続し、その各ドレイン電極を出力端子に接
続し、前記各ゲート電極を各制御信号入力端子に接続
し、 複数のPチャネルのトランジスタの前記各ゲート電極と
複数のNチャネルのトランジスタのゲート電極には同一
の入力信号または互いに反転した固定電圧のいずれかを
対にして印加することによって、前記入力信号の遅延量
を制御し、遅延された遅延信号を前記出力端子に出力す
ることを特徴とする遅延量可変回路。 - 【請求項2】 請求項1記載の遅延量可変回路におい
て:さらに、第1の入力端子および第2の入力端子を有
する複数の第1の論理素子および第1の入力端子および
第2の入力端子を有する複数の第2の論理素子から構成
される選択回路と、 入力信号が入力する信号入力端子とを備え、 前記の信号入力端子は前記複数の第1の論理素子の各第
2の入力端子および前記複数の第2の論理素子の各第2
の入力端子に接続され、 前記複数の制御信号入力端子は対応する複数の第1の論
理素子の各第1の入力端子および第2の論理素子の第1
の各入力端子に接続され、 前記複数の第1の論理素子の各出力端子は対応する前記
Pチャネルのトランジスタの各ゲートに接続され、 前記複数の第2の論理素子の各出力端子は対応する前記
Nチャネルのトランジスタの各ゲートに接続され、 前記制御信号入力端子に所定の制御値を与えることによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を前記出力端子に出力すること
を特徴とする遅延量可変回路。 - 【請求項3】 請求項1記載の遅延量可変回路におい
て:さらに、第1の入力端子および第2の入力端子を有
する複数の第1の論理素子および第1の入力端子および
第2の入力端子を有する複数の第2の論理素子から構成
される選択回路と、 第1の入力端子および第2の入力端子を有する記憶素子
を複数含む記憶回路、 入力信号が入力する信号入力端子と、 前記制御信号を前記記憶素子に記憶させるための書き込
み信号が入力する書き込み信号入力端子とを備え、 前記の信号入力端子は選択回路中の前記複数の第1の論
理素子の各第2の入力端子および前記複数の第2の論理
素子の各第2の入力端子に接続され、 前記の書き込み信号入力端子は記憶回路中の前記複数の
記憶素子の各第2の入力端子に接続され、 前記複数の制御信号入力端子は記憶回路中の対応する複
数の記憶素子の各第1の入力端子に接続され、 前記記憶回路中の前記各記憶素子の出力端子は前記選択
回路中の対応する複数の第1の論理素子の各第1の入力
端子および第2の論理素子の第1の各入力端子に接続さ
れ、 前記選択回路中の前記複数の第1の論理素子の各出力端
子は対応する前記Pチャネルのトランジスタの各ゲート
に接続され、 前記選択回路中の前記複数の第2の論理素子の各出力端
子は対応する前記Nチャネルのトランジスタの各ゲート
に接続され、 書き込み信号入力端子に加えられる信号により前記記憶
素子に所定の制御値を書き込むことによって、信号入力
端子に入力する入力信号の遅延量を制御し、遅延された
遅延信号を前記出力端子に出力することを特徴とする遅
延量可変回路。 - 【請求項4】 ソース電極、ドレイン電極およびゲート
電極を有し、それぞれ異なった構造寸法を有し並列に接
続された複数のPチャネルのトランジスタと、 制御信号が入力する複数の制御信号入力端子と、 遅延信号を出力する出力端子と、 ソース電極、ドレイン電極およびゲート電極を有するN
チャネルのトランジスタとを備え、 前記Pチャネルのトランジスタの前記各ソース電極を電
源に接続し、その各ドレイン電極を出力端子に接続し、
前記各ゲート電極を各制御信号入力端子に接続し、 前記Nチャネルのトランジスタのソース電極をグラウン
ドに接続し、そのドレイン電極を出力端子に接続し、前
記ゲート電極を制御信号入力端子に接続し、 複数のPチャネルのトランジスタの前記各ゲート電極に
は入力信号または固定電圧のいずれかを印加し、Nチャ
ネルのトランジスタのゲート電極には入力信号を印加す
ることによって、前記入力信号の遅延量を制御し、遅延
された遅延信号を前記出力端子に出力することを特徴と
する遅延量可変回路。 - 【請求項5】 請求項4記載の遅延量可変回路におい
て:さらに、第1の入力端子および第2の入力端子を有
する複数の第1の論理素子から構成される選択回路と、 入力信号が入力する信号入力端子とを備え、 前記の信号入力端子は前記複数の第1の論理素子の各第
2の入力端子に接続され、 前記複数の制御信号入力端子は対応する複数の第1の論
理素子の各第1の入力端子に接続され、 前記複数の第1の論理素子の各出力端子は対応する前記
Pチャネルのトランジスタの各ゲートに接続され、 前記入力信号端子に入力信号を与え、前記制御信号入力
端子に所定の制御値を与えることによって、前記信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を前記出力端子に出力することを特徴とする
遅延量可変回路。 - 【請求項6】 請求項4記載の遅延量可変回路におい
て:さらに、第1の入力端子および第2の入力端子を有
する複数の第1の論理素子から構成される選択回路と、 第1の入力端子および第2の入力端子を有する記憶素子
を複数含む記憶回路と、 入力信号が入力する信号入力端子と、 前記制御信号を前記記憶素子に記憶させるための書き込
み信号が入力する書き込み信号入力端子とを備え、 前記の信号入力端子は選択回路中の前記複数の第1の論
理素子の各第2の入力端子に接続され、 前記の書き込み信号入力端子は記憶回路中の前記複数の
記憶素子の各第2の入力端子に接続され、 前記複数の制御信号入力端子は記憶回路中の対応する複
数の記憶素子の各第1の入力端子に接続され、 前記記憶回路中の前記各記憶素子の出力端子は前記選択
回路中の対応する複数の第1の論理素子の各第1の入力
端子の各入力端子に接続され、 前記選択回路中の前記複数の第1の論理素子の各出力端
子は対応する前記Pチャネルのトランジスタの各ゲート
に接続され、 書き込み信号入力端子に加えられる信号により前記記憶
素子に所定の制御値を書き込むことによって、信号入力
端子に入力する入力信号の遅延量を制御し、遅延された
遅延信号を前記出力端子に出力することを特徴とする遅
延量可変回路。 - 【請求項7】 ソース電極、ドレイン電極およびゲート
電極を有し、それぞれ異なった構造寸法を有し並列に接
続された複数のNチャネルのトランジスタと、 制御信号が入力する複数の制御信号入力端子と、 遅延信号を出力する出力端子と、 ソース電極、ドレイン電極およびゲート電極を有するP
チャネルのトランジスタとを備え、 前記Nチャネルのトランジスタの前記各ソース電極をグ
ラウンドに接続し、その各ドレイン電極を出力端子に接
続し、前記各ゲート電極を各制御信号入力端子に接続
し、 前記Pチャネルのトランジスタのソース電極を電源に接
続し、そのドレイン電極を出力端子に接続し、前記ゲー
ト電極を制御信号入力端子に接続し、 複数のNチャネルのトランジスタの前記各ゲート電極に
は入力信号または固定電圧のいずれかを印加し、Pチャ
ネルのトランジスタのゲート電極には入力信号を印加す
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を前記出力端子に出
力することを特徴とする遅延量可変回路。 - 【請求項8】 請求項7記載の遅延量可変回路におい
て:さらに、第1の入力端子および第2の入力端子を有
する複数の第2の論理素子から構成される選択回路と、 入力信号が入力する信号入力端子とを備え、 前記の信号入力端子は前記複数の第2の論理素子の各第
2の入力端子に接続され、 前記複数の制御信号入力端子は対応する複数の第2の論
理素子の各第1の入力端子に接続され、 前記複数の第2の論理素子の各出力端子は対応する前記
Nチャネルのトランジスタの各ゲートに接続され、 前記入力信号端子に入力信号を与え、前記制御信号入力
端子に所定の制御値を与えることによって、前記信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を前記出力端子に出力することを特徴とする
遅延量可変回路。 - 【請求項9】 請求項7記載の遅延量可変回路におい
て:さらに、第1の入力端子および第2の入力端子を有
する複数の第2の論理素子から構成される選択回路と、 第1の入力端子および第2の入力端子を有する記憶素子
を複数含む記憶回路と、 入力信号が入力する信号入力端子と、 前記制御信号を前記記憶素子に記憶させるための書き込
み信号が入力する書き込み信号入力端子とを備え、 前記の信号入力端子は選択回路中の前記複数の第2の論
理素子の各第2の入力端子に接続され、 前記の書き込み信号入力端子は記憶回路中の前記複数の
記憶素子の各第2の入力端子に接続され、 前記複数の制御信号入力端子は記憶回路中の対応する複
数の記憶素子の各第1の入力端子に接続され、 前記記憶回路中の前記各記憶素子の出力端子は前記選択
回路中の対応する複数の第2の論理素子の各第1の入力
端子の各入力端子に接続され、 前記選択回路中の前記複数の第2の論理素子の各出力端
子は対応する前記Nチャネルのトランジスタの各ゲート
に接続され、 書き込み信号入力端子に加えられる信号により前記記憶
素子に所定の制御値を書き込むことによって、信号入力
端子に入力する入力信号の遅延量を制御し、遅延された
遅延信号を前記出力端子に出力することを特徴とする遅
延量可変回路。 - 【請求項10】 請求項1記載の遅延量可変回路におい
て:前記Pチャネルの複数のトランジスタの異なった構
造寸法はゲート幅の寸法を変化させることによって実現
し、そのゲート幅W1は、W1=m:m×2:m×
22:m×23・・・m×2i(ここで、iは正整数)の関係
にあることを特徴とする遅延量可変回路。 - 【請求項11】 請求項1記載の遅延量可変回路におい
て:前記Nチャネルの複数のトランジスタの異なった構
造寸法はゲート幅の寸法を変化させることによって実現
し、そのゲート幅W2は、W2=n:n×2:n×
22:n×23・・・n×2i(ここで、iは正整数)の関係
にあることを特徴とする遅延量可変回路。 - 【請求項12】 請求項1記載の遅延量可変回路におい
て:前記Pチャネルの複数のトランジスタおよびNチャ
ネルの複数のトランジスタの異なった構造寸法は一定の
線幅の複数のゲート電極を設けることによって実現し、
その複数の異なるゲート電極の比Nは、N=1:2:2
2:23・・・2i(ここで、iは正整数)の関係にあること
を特徴とする遅延量可変回路。 - 【請求項13】 請求項1〜9のいずれかに記載された
遅延量可変回路の出力をDフリップフロップ回路のD端
子に接続し、前記Dフリップフロップ回路のT端子をク
ロック入力端子に接続し、前記遅延量可変回路の遅延量
を制御することによって、T端子に入力されるクロック
信号によって、遅延量可変回路の出力を誤りなく読み出
すことを特徴とする信号読み出し回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9095841A JPH10290147A (ja) | 1997-04-14 | 1997-04-14 | 遅延量可変回路 |
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