TW200419620A - Ultra low k plasma CVD nanotube/spin-on dielectrics with improved properties for advanced nanoelectronic device fabrication - Google Patents

Description

200419620 玖、發明說明： 【發明所屬之技術領域】 本發明實施例係有關於積體電路的製造。更明確 說，本發明之實施例係有關於沉積及圖案化一低k介電 在一基材上的製程。 【先前技術】 從積體電路裝置在幾十年前被引入以來，積體電路 何已經在大小上劇烈地降低。從那時開始，積體電路大 遵循兩年/一半尺寸規則（經常稱摩爾定律），這表示在晶 上之裝置數每兩年增加一倍。今日製造設備現行生產具 0.1 3微米、甚至0.1微米特徵尺寸之裝置，明日之設備 快生產具有更小特徵尺寸之裝置。 於裝置幾何中之持續降低已經產生具有較低k值之 需求，因為在相鄰金屬線間之電容耦合必須降低，以進 步降低在積體電路上之裝置尺寸。更明確地說，想要具 低介電常數（k)，低於約4.0之絕緣體。 一種降低k值之有效方法為引入多數孔在介電膜中 結果，低k膜經常具有低機械強度（例如硬度），這阻礙 將諸膜整合入裝置的製造的情形。後電漿處理係現行被 以增加低k值膜之機械強度。然而，電漿處置造成k值 增加。 因此，有需要一方法，用以形成具有良好機械強度 低k介電層，及將之作出圖案。 地 層 幾 致 片 有 很 膜 有 〇 了 用 之 的 3 200419620 【發明内容】 本發明大致提供一種形成一導電特徵的方法，該方法 包含一基材上形成一觸媒種層；沉積一層包含碳之奈米管 於該觸媒種層上；在該奈米管中，形成一内連線開口；及 沉積一導電材料，在該内連線開口中。 於一實施例中，在一層奈米管沉積於一基材的一觸媒 種層上後，沉積一低k介電材料，使得該低k介電材料的 至少一部份係分散於該等奈米管間。該等奈米管及低k介 電材料形成一低k介電層，其然後被作出圖案與蝕刻，以 形成一内連線開口。導電材料被沉積於内連線開口中，以 形成一導電特徵。 於另一實施例中，一犧牲層係沉積在一基材之觸媒種 層上。該犧牲層係被作出圖案並触刻，以在該犧牲層中， 形成一開口 ，其曝露出觸媒種層之曝露區。一層奈米管係 選擇地沉積在該觸媒種層之曝露區上，及一低k介電材料 係沉積在該基材上，使得至少一部份之低k介電材料被分 散於諸奈米管間。犧牲層然後被移除，在其位置留下一内 連線開口。一導電材料被沉積在内連線開口中。 一種形成雙鑲嵌結構的方法，該結構包含一或多數介 電層，其係為包含一層奈米管及一低k介電材料分散於諸 奈米管間。 也提供一結構，其包含一低k介電層，該介電層包含 一層奈米管，其中該層奈米管係在低k介電材料的基質 4 200419620 中 ο 【實施方式】 本發明之上述特徵可以參考實施例及本發明之詳 明加以詳細了解。部份實施例係示於附圖中。然而， 解的是，附圖只例示本發明之典型實施例，因此，並 以限定本發明之範圍，因本發明可以採用其他等效 例。 本發明之態樣提供一種形成低k介電膜之方法， 含一層包含碳之奈米管，並在該低k介電膜中，形成 電特徵。於此所用，”基材”用以表示基層，其上沉積 續之諸層，及包含該基層之結構。一層包含碳之奈米管 係沉積在基材100上之觸媒種層102上，如第1 A圖所 一内連線開口 106係形成在該層奈米管104中，如| 圖所示。内連線開口 1 0 6可以藉由沉積一抗钱層，例 阻1 0 8在該層奈米管1 04上；圖案化該光阻1 0 8 ;及 該光阻作為一遮罩以蝕刻該層奈米管1 0 4加以形成。 電材料1 1 0可以沉積在該内連線開口中，並選用地， 蓋層1 1 2可以沉積在該層奈米管1 0 4及導電材料1 1 0 如第1 C圖所示。 基材1 0 0可以為一半導體層，例如包含矽之一層 者，例如包含銅之一層的導電層。該觸媒種層10 2可 一層過渡金屬或過渡金屬之組合。例如，觸媒種層可 含鈷（Co)、鐵（Fe)、鎳（Ni)、鈦（Ti)、或其組合。觸媒 細說 應了 不用 實施 其包 一導 有後 104 示。 I 1B 如光 使用 一導 一覆 上， ，或 以為 以包 種層 200419620 可以藉由化學氣相沉積（CVD)、物理氣相沉積（pvD)、一旋 塗製程、或其組合加以沉積。較佳地，觸媒種層可以藉由 Co、Ni、或Fe的CVD或PVD加以沉積。 可以相信觸媒種層成核該沉積在觸媒種層上之該層奈 米管104之成長。典型地，該層奈米管係為一 CVD製程所 沉積，例如一電漿加強CVD(PECVD)。該層奈米管可以由 包备奴氫化合物之混合物所沉積。例如ch4、c2h2、c2h4 或其組合可以用作為該碳氫化合物。該混合物可以包含一 氣源’例如N2、NH3、或其組合，及一載氣，例如氫、氬、 或乱。奈米管之高度及密度可以藉由改變製程條件加以控 制。 於一實施例中，觸媒種層及該層奈米管係沉積在一 Endura或Producer系統内，該兩系統均可以由美國加州聖 塔卡拉之應用材料公司購得。例如Co、Ni、或Fe的過渡 金屬可以以氬加以濺射，於低於2 0 〇它之溫度，及於約 1x10」托耳至約1x1 〇·6托耳之壓力，以沉積該觸媒種層在 一室之基材上。該基材可以被傳送至另一室，用以PECVD 該層奈米管，例如藉由使用約1 0 s c c m至約1 〇 〇 s c c m之 C2H2、約5sccm至約50sccm之NH3、於約0.2至約〇.4之 之流量比、約毫托耳至約3000毫托耳之壓 力、及約3 50°C至約475 °C之溫度。較佳地，奈米管具有約 20奈米至約50奈米的直徑。 雖然第1 B及1 c圖顯示在奈米管1 〇層沉積後，觸媒 種層1 02保持不動，但吾人相信觸媒種層可以至少部份遷 200419620 移入或通過奈米管。例如，來自鈷觸媒種層之鈷可以由 米管的基部移動至奈米管的尖端。或者，至少部份之鈷 以向上並通過奈米管的尖端，使得部份之鈷不再相關於 米管。因此，雖然第1 B及1 C圖及後續圖顯示在奈米管 積後，觸媒種層保持不動，但觸媒層可以更動態，如上 討論。 示於第1B圖中之有圖案光組108可以使用傳統光 沉積及圖案化技術加以沉積並圖案化。奈米管層然後被 刻，以建立一内連線開口。典型地，光阻1 0 8被移除。 例如包含銅之材料的導電材料11 0然後被沉積於内連線 口 106中，如第1C圖所示。導電材料可以藉由CVD、PVD 電鍍法、無電電鍍、或其組合加以沉積。或者，在導電 料沉積前，一阻障層及/或一種層係沉積於内連線開口中 例如，可以沉積一组或氣化组阻障層及/或一銅種層。一 而言，在導電材料沉積後，基材被例如化學機械平坦法 以平坦化。或者，一覆蓋層1 1 2然後被沉積在基材上。 蓋層可以為一氧化矽層或另一介電層。於此所述之沉積 電材料、阻障層、及種層之方法與材料可以使用於以上 一實施例中。 於一較佳實施例中，上述針對第1 A-1 C圖所述之方 包含沉積一低k介電材料，使得在形成内連線開口前， k介電材料之至少一部份係沉積在鄰近奈米管之間。 此，形成一包含一層含碳之奈米管的低k介電膜，其中 該層奈米管係在低k介電材料之基質中。此一實施例將 奈 可 奈 沉 所 阻 蝕 開 材 〇 般 加 覆 導 任 法 低 因 針 7 200419620 對第2及3圖加以說明。 一觸媒種層202係沉積在一基材200上，及一層含碳 之奈米管204係沉積在該觸媒種層202上，如第2A圖所 示，並說明第3圖之步驟3 00及310中。觸媒種層202及 該層奈米管可以使用與上述第1A圖之觸媒層102及該層 奈米管1 0 4之相同之材料與方法加以沉積。一低k介電材 料2 0 5然後沉積在基材上，如第2B圖所示，並說明於第3 圖之步驟3 2 0中。如第2 B圖所示，低k介電材料2 0 5係 沉積，使得低k介電材料之至少一部份係沉積於奈米管 間，例如在相鄰奈米管間。較佳地，低k介電材料為旋塗 製程所沉積。較佳地，該低k介電材料為一多孔材料，例 如包含矽之多孔氧化物，例如多孔摻碳氧化矽。可以使用 之多孔低k材料例包含p-SiLK介電材料，其係可由杜耳化 學公司購得' Orion絕緣材料，其係由可 Trikon購得、 LKD5109，其由JSR購得、及XPX，其係可由Asahi購得。 多孔低k材料可以為一乾凝膠及/或極端低k(eLK，例如約 1 · 8至約2 · 6介電常數）之介電材料。 典型地’在低k介電材料沉積後’基材被平坦化。或 者，基材可以以一反應離子蝕刻製程加以處理，以移除沉 積在基材上之過量材料。同時，或者，基材也可以以電子 束處理，以強化該層奈米管及該低k介電材料。較佳地， 低k介電膜被傳送至另一室，而不必破壞用以電子束處理 之真空。一用於低k介電膜之電子束處理及室係描述於共 同受讓之美國專利申請第1 0/3 02，3 75號案，名為’’使用電 8 200419620 子束之形成超低k膜的方法”之案中，該案係申請於2 0 0 2 年十一月2日，該案係併入作為參考。於一實施例中，電 子束處置具有於約 50至約 2000微庫倫每平方公分（# c/cm2)之劑量，於約1至20千電子伏（KeV)。電子束處置 典型操作於約室溫至約450 °C間之一溫度，持續1分鐘至 約1 5分鐘，例如約2分鐘。較佳地，電子束處理係執行於 約4 0 0 °C，持續2分鐘。於一態樣中，電子束處理條件包 含 4.5KV、1 .5mA、及 500 /z c/cm2 於 400°C。雖然，任一 電子束裝置均可以使用，但一例示裝置為EBK室，其可以 由應用材料公司購得。 該層奈米管然後被圖案化並蝕刻，以形成一内連線開 口 ，如第3圖之步驟3 3 0所述。該層奈米管可以藉由沉積 及圖案化一抗14劑，例如在該層奈米管上之光阻2 0 8，如 第 2 C圖所示，並蝕刻通過該層奈米管，以建立内連線開 口 206，如第2D圖所示。若有的話，觸媒種層202可以藉 由一氣為主電漿蝕刻製程加以蝕刻穿過。典型地，光阻208 被移除。一例如包含銅之材料的導電材料2 1 0然後被沉積 在如第2E圖所示之内連線開口 206中，並如第3圖之步 驟3 4 0所述。或者，在導電材枓沉積前，一阻障層及/或種 層（未示出）係沉積在内連線開口中，如上參考第1 A-1 C圖 實施例所述。一般而言，在導電材料沉積後，基材被例如 化學機械平坦法加以平坦化。或者，一覆蓋層2 1 2然後被 沉積在基材上。覆蓋層可以為一氧化石夕層或另一介電層。 如上針對第2A-2E圖及第3圖所示之實施例係為一製 9 200419620 程例， 而，於 觸媒種 處理可 選擇沉 4 A-4F 403係 圖之步 程所沉 犧牲層 口 407 圖之步 藉由沉 該犧牲 然後被 並說明 沉積在 相鄰奈 驟5 4 0 典 者，基 在基材 處理， 全面沉積一層奈米管。然 一層奈米管選擇沉積在一 沉積之上述之相同材料及 層之奈米管、及在下述之 料。此一實施例將參考第 403然後被圖案化及蝕刻，μ在犧牲層+，形成開 ，其曝露觸媒種層，如第4Β圖所示，並說明於第: 驟5 20中。犧牲層可以使用傳統抗蝕及蝕刻技術， 積一抗蝕層在犧牲層上、圖案化該抗蝕層、及蝕刻 其包含在一觸媒種層上， 此所述之實施例可以使用 層上加以執行。針對全面 以用以沉積觸媒種層、該 積實施例中之低k介電材 圖及第5圖加以說明。 觸媒種層402係沉積在一基材糊上，及—犧牲層 沉積在觸媒種層上，如帛4A圖所示並說明於第f 驟5〇0及510。犧牲層可以為一抗㈣、為旋塗製 積之有機矽玻璃、或為PECVD所沉積之氧化矽層。 層加以圖案化及蝕刻。一層包含碳之奈米管4〇4 沉積在觸媒種層之曝露區409上，如第4C圖所示， 於第5圖之步驟530中。一低k介電材料405然後 基材上，使得至少一部份之低k介電材料係沉積在 米ί之間，如第4〇圖所示，並說明於第5圖之步 中 〇 型地，在沉接& ! Λ 積低k ;丨電材料後’基材被平坦化。或 材可以被r· μ & ^ 一反應離子蝕刻製程處理，以移除沉積 上之過量；斗、丨 , 何抖。或者，選擇地，基材可以以電子束 以強化該展太丨，μ ^增奈米管及低k介電材料。 10 200419620 犧牲層403可以然後被移除，以形成内連線開口 4 1 3， 如第4E圖所示並說明於第5圖之步驟550中。犧牲層可 以為一濕蝕刻製程或一反應離子蝕刻製程所移除，以移除 犧牲層但不移除相當量之低k介電材料及該層奈米管。若 有的話，該在犧牲層下之觸媒種層可以為一濕蝕刻製程所 移除。一例如包含銅或鋁之材料的導電材料層420然後沉 積在内連線開口 41 3中，如第4F圖所示並說明在第5圖 之步驟560中。或者，在導電材料沉積前’ 一阻障層及/ 或一種層422可以沉積在内連線開口中。一般而言，在導 電材料被沉積後，基材被平坦化，例如藉由化學機械平坦 化。或者，一覆蓋層430然後沉積在基材上。該覆蓋層可 以為一氧化矽層或另一介電層。 該包含奈米管及低k介電材料之層可以用以作為在雙 鑲嵌結構中之一或多數介電層。第6圖顯示一雙鑲嵌結構 600之例子，其中兩介電層包含奈米管及於此所述之低^ 介電材料。一第一層包含碳之奈米管604係沉積在一第一 觸媒種層602上，其係沉積在一基材6〇1上，及一第一低 k材料605係沉積在基材上，如參考第2A-2E圖及第3圖 斤述 钱刻步驟6 0 6係沉積在基材並被作出圖案，以定 義一垂直内連線開口 607。蝕刻停止層6〇6可以為一氮化 矽層，一氧化矽層，或具有沉積在蝕刻停止層上及下與介 電層不同之蝕刻特徵的一層。一第二觸媒種層6〇8，一第 不米& 61 0，及一第二低k介電材料6 i 4係然後被沉 積在基材上，如參考f 2A_2E圖及第3圖所述。同時，如 200419620 上所述，在每一低k介電材料沉積後，基材可以平坦 被處理以反應離子蚀刻製程，及/或以電子束處置。 一水平内連線開口 6 1 5係然後在第二層奈米管及 低k介電材料中作出圖案，例如藉由沉積及圖案化一 層（未示出）或硬罩616，經過第二層奈米管及第二低 電材料。基材然後被蝕刻以形成一水平内連線及一垂 連線。較佳地，若一抗蝕劑被用以圖案化第二低k介 料時，則在蝕刻後，抗蝕劑被移除，以形成内連線。 如包含銅之材料的導電材料62〇然後被沉積在内連線 中或者，一阻障層及/或種層6 2 2係在導電材料被 前，被沉積在内連線開口中。一般而言，在導電材料 積後，基材被例如化學機械平坦法加以平坦化。或者 覆蓋層624被沉積在基材上。覆蓋層可以為一氧化石夕 另一介電層。 口人相彳5包含低k介電材料分佈於一層奈米管 k ”電層提供低k介電臈，其具有想要組合之低k 機械特性。吾人相信作為強化元件之奈米管以強化 弱之低k材料，& ,办 彳如夕孔低k材料。吾人相信在低 間之低k介雷n止、丨 ;斗可以最小化電流洩漏，其可能發 電層中之奈米管 卜 只包含奈米管。 雖然前述係右關^ '、有關本發明實施例，本發明之其他 可以在不脫魅：丄 τ . φ ^本發明基本範圍下加以導出，其範圍 下之申s月專利範圍所決定。 化， 第二 抗餘 k介 直内 電材 一例 206 沉積 被沉 ， —- 層或 之低 良好 能較 米管 在介 施例 由以 12 200419620 【圖式簡單說明】 第1 A-1 C圖為一基材處理順序之第一實施例。 第2A-2E圖為一基材處理順序之第二實施例。 第3圖為例不基材處理順序之第二貫施例流程圖。 第4A-4F圖為基材處理順序之第三實施例。 第5圖為例示基材處理順序之第三實施例之流程圖 第6圖為一雙鑲嵌結構之實施例。 【元件代表符號簡單說明】 100 基 材 102 觸 媒 種 層 1 04 奈 米 管 106 内 連 線 開口 108 光 阻 110 導 電 材 料 112 覆 蓋 層 200 基 材 202 觸 媒 種 層 204 奈 米 管 205 低 k 介 電 材 料 208 光 阻 210 導 電 材 料 212 覆 蓋 層 400 基 材 402 觸 媒 種 層 403 犧 牲 層 404 奈 米 管 405 低 k 介 電 材 料 407 開 π 409 曝 露 413 内 連 線 開口 420 導 電 材 料 430 覆 蓋 層 600 雙 鑲 嵌 結 構 601 基 材 602 觸 媒 種 層 604 奈 米 管 605 低 k 介 電 材 料 606 餘 刻 停 止層 13 200419620 607 内 連 線 開口 608 觸 媒 種 層 610 奈 米 管 614 低 k 介 電材料 615 内 連 線 開口 616 硬 罩 620 導 電 材 料 622 種 層 624 覆 蓋 層

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Claims (1)

1. 200419620 拾、申請專利範圍： 1 · 一種用以形成一導電特徵之方法，其至少包含步驟： 沉積一觸媒種層在一基材上； 沉積一層包含碳之奈米管在該觸媒種層上； 形成一内連線開口在該層奈米管中；及 沉積一導電材料在該内連線開口中。 2.如申請專利範圍第1項所述之方法，其中上述之觸媒種 層係由CVD、PVD、旋塗製程、或其組合加以沉積。 3 ·如申請專利範圍第1項所述之方法，其中上述之觸媒種 層係由過渡金屬及其組合所組成之群組中所選出。 4 ·如申請專利範圍第1項所述之方法，其中上述之觸媒種 層包含始、鐵、鎳、鈦或其組合。 5 ·如申請專利範圍第1項所述之方法，其中上述之杳米管 層係由CVD所沉積。 6.如申請專利範圍第1項所述之方法，其中上述之奈米管 層係由包含碳氫化合物之混合物所沉積。 7 ·如申請專利範圍第1項所述之方法，其中上述之形成一 内連線開口包含沉積一抗蝕層於該奈米管層上，圖案化該 15 200419620 抗蝕層，及蝕刻該層奈米管。 8 ·如申請專利範圍第1項所述之方法，其中上述之導電材 料包含銅。 9.如申請專利範圍第1項所述之方法，更包含在沉積一導 電材料前，沉積一阻障層於該内連線開口中。 1 0.如申請專利範圍第1項所述之方法，更包含沉積一低k 介電材料，使得該低k介電材料之至少一部份係在形成一 内連線開口前，沉積在相鄰奈米管之間。 11. 一種形成一導電特徵的方法，其至少包含步驟： 沉積一觸媒種層在一基材上； 沉積一層包含碳之奈米管在觸媒種層上； 沉積一低k介電材料，使得該低k介電材料之至少一部 份係沉積在相鄰奈米管之間； 圖案化及蝕刻穿過該層奈米管，以形成一内連線開口； 及 沉積一導電材料在該内連線開口中。 1 2.如申請專利範圍第11項所述之方法，更包含在圖案化 及蝕刻穿過該層奈米管前，平坦化該低k介電材料及該層 奈米管。 16 200419620 1 3 .如申請專利範圍第11項所述之方法，更包含以一電子 束處理該層奈米管及該低k介電材料。 1 4 ·如申請專利範圍第11項所述之方法，其中上述之沉積 一低k介電層包含一旋塗製程。 1 5 ·如申請專利範圍第1 1項所述之方法，其中上述之低k 介電層係為多孔之包含矽之氧化物。 1 6 ·如申請專利範圍第11項所述之方法，其中上述之觸媒 種層係藉由CVD、PVD、一旋塗製程、或其組合加以沉積。 1 7 ·如申請專利範圍第1 1項所述之方法，其中上述之觸媒 種層係由過渡金屬及其組合所構成之群組中所選出。 1 8.如申請專利範圍第1 1項所述之方法，其中上述之觸媒 種層包含鉛、鐵、鎳、鈦、或其組合。 1 9 .如申請專範圍第1 1項所述之方法，其中上述之奈米管 層係由CVD所沉積。 2 0 .如申請專利範圍第11項所述之方法，其中上述之奈米 管層係由含碳氫化合物之混合物所沉積。 17 200419620 2 1 ·如申請專利範圍第1 1項所述之方法，其中上述之導電 材料包含銅。 22.如申請專利範圍第11項所述之方法，更包含在沉積一 導電材料前，沉積一阻障層在該内連線開口中。 2 3 . —種形成一導電特徵的方法，至少包含步驟： 沉積一觸媒種層在一基材上； 沉積一犧牲層在該觸媒種層上； 圖案化及蝕刻該犧牲層，以在該犧牲層中形成一開口， 以曝露該觸媒種層； 沉積一層包含碳之奈米管於該觸媒種層之曝露區上； 沉積一低k介電材料，使得該低k介電材料之至少一部 份係沉積在相鄰奈米管之間； 移除該犧牲層，以形成一内連線開口；及 沉積一導電材料於該内連線開口中。 24 ·如申請專利範圍第2 3項所述之方法，其中上述之犧牲 層包含一絕緣材料。 2 5 ·如申請專利範圍第2 3項所述之方法，其中上述之圖案 化及蝕刻該犧牲層包含沉積一抗蝕劑在該犧牲層上，圖案 化該抗蝕劑，及蝕刻該犧牲層。 18 200419620 2 6 .如申請專利範圍第2 3項所述之方法，其中上述之犧牲 層係由一濕蝕刻製程所移除。 2 7 .如申請專利範圍第2 3項所述之方法，其中上述之犧牲 層係由一電漿蝕刻製程所移除。 2 8 .如申請專利範圍第23項所述之方法，更包含以一電子 束處理該層奈米管及該低k介電材料。 2 9 .如申請專利範圍第2 3項所述之方法，其中上述之沉積 一低k介電層包含一旋塗製程。 3 0 ·如申請專利範圍第2 3項所述之方法，其中上述之低k 介電層係為一包含石夕之多孔氧化物。 3 1 ·如申請專利範圍第23項所述之方法，其中上述之觸媒 種層係藉由CVD、PVD、一旋塗製程，或其組合所沉積。 3 2 .如申請專利範圍第2 3項所述之方法，其中上述之觸媒 種層係由過渡金屬，及其組合之群組中所選出。 3 3 .如申請專利範圍第2 3項所述之方法，其中上述之觸媒 種層包含始、鐵、鎳、鈦、或其組合。 19 200419620 3 4 ·如申請專利範圍第23項所述之方法，其中上述之奈米 管層係由CVD所沉積。 3 5 ·如申請專利範圍第2 3項所述之方法，其中上述之奈米 管層係由含碳氫化合物之混合物所沉積。 3 6.如申請專利範圍第2 3項所述之方法，其中上述之導電 材料包含銅。 3 7.如申請專利範圍第23項所述之方法，更包含在沉積一 導電材料前，沉積一阻障層在該内連線開口中。 3 8 . —種形成一雙鑲嵌結構的方法，至少包含步驟： 沉積一第一觸媒種層在一基材上； 沉積一第一層包含碳之奈米管在該第一觸媒種層上； 沉積一第一低k介電材料，使得該第一低k介電材料之 至少一部份係沉積於該第一奈米管層之鄰近奈米管間； 沉積一蝕刻停止層在該第一低k介電材料上； 圖案化該蝕刻停止層，以定義一垂直内連線開口； 沉積一第二觸媒種層在該蝕刻停止層上； 沉積一第二層之含碳奈米管在該第二觸媒種層上； 沉積一第二低k介電材料，使得該第二低k介電材料之 至少一部份係沉積在該第二層之奈米管的鄰近奈米管之 20 200419620 間； 圖案化在該第二層奈米管及該第二低k介電材料中之 水平内連線開口； 蝕刻該基材，以形成一水平内連線及一垂直内連線；及 沉積一導電材料，以填充該水平内連線與該垂直内連 線0 3 9.如申請專利範圍第3 8項所述之方法，其中上述之沉積 一低k介電層包含一旋塗製程。 4 0.如申請專利範圍第3 8項所述之方法，其中上述之低k 介電層係為一含矽多孔氧化物。 4 1 ·如申請專利範圍第3 8項所述之方法，更包含在沉積一 導電材料前，沉積一阻障層在該水平内連線及該垂直内連 線之中。 42. 如申請專利範圍第3 8項所述之方法，更包含在沉積一 導電材料前，沉積一種層在該水平内連線及該垂直内連線 中 〇 43. —種低k介電膜，包含一層含碳之奈米管在低k介電材 料之基質中。 21 200419620 44.如申請專利範圍第43項所述之低k介電膜，其中上述 之低k介電材料包含摻雜碳之氧化矽。 4 5 . —種結構，至少包含： 一低k介電膜，其包含一層含碳之奈米管於低k介電材 料之基質中；及 一導電特徵，在該低k介電膜中。

   4 6 · —種雙鑲嵌結構，至少包含： 一第一介電層，定義一垂直内連線； 一 I虫刻停止層，在該第一介電層上；及 一第二介電層，在該蝕刻停止層上並定義一水平内連 線，其中該第一介電層及該第二介電層之至少一者為一低 k介電膜，其包含一層含碳之奈米管在一低k介電材料之 基質中。 22