SU922724A1 - Преобразователь N-разр дного параллельного кода в последовательный и обратно - Google Patents

Description

( 5 ) ПРЕОБРАЗОВАТЕЛЬ N-РАЗРЯДНОГО ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано в устройствах обмена, хранени  и преобразовани  информации. Известен пpeoбpaзoвateль параллель ного кода в последовательный и обратно , содержащий сдвигающий регистр , разделенный на тетрады, блоки коррекции , выходы которых подключены к входам сдвигающего регистра, блоки анализа , первые входы которых подключены к выходам сдвигающего регистра, и блок, управлени  сдвигающим регистром, выход которого подключен к вторым входам блоков анализа 11. Недостаток известного преобразовател  состоит в низкой достоверности преобразовани , в отсутствии контрол  преобразовани , а также в низком быстродействии,  вл ющимс  следствием использовани  генератора тактовых импульсов . И ОБРАТНО Наиболее близким к изобретению по технической сущности  вл етс  преобразователь параллельного кода в последовательный и обратно, содержащий асинхронный сдвигающий регистр с 2N разр дами, где N-миело разр дов преобразуемого кода, парафазные информационные входы и выходы последовательного кода которого  вл ютс  соответственно информационными входами и выходами последовательного кода преобразовател , а управл ющие вход и выход асинхронного сдвигающего регистра  вл ютс  соответственно управл ющими входом и выходом преобразовател , вход сброса которого соединен с входом сброса асинхронного сдвигающего регистра Г2. Недостатком данного преобразовател  также  вл етс  относительно низкое быстродействие и невысока  достоверность , св занна  с отсутствием контрол . 3922 Цель изобретени  - увеличение быстродействи  и повышение достоверности преобразовател . Поставленна  цель достигаетс  тем, что в преобразователь N-разр дного параллельного кода в последовательный и обратно, содержащий асинхронный сдвигающий регистр с 2N разр дами, где N - число разр дов преобразуемого кода, парафазные информационные вход и выходы Последовательного кода кото рого  вл ютс  соответственно информа ционными входами и выходами последовательного кода преобразовател , а управл ющие вход и выход асинхронного сдвигающего регистра  вл ютс  соответственно управл ющими входом и выходом преобразовател , вход сброса которого соединен с входом сброса -асинхронного сдвигающего регистра, введены блок элементов И-НЕ, блок управлени  и блок контрол , вхбды ко торого соединены с парафазными информационными выходами асинхронного сдвигающего регистра,  вл ющимис  информационными параллельными выходами преобразовател , парафазные информационные входы четных разр дов асинхронного сдвигающего регистра соединены с парафазными выходами бло ка элементов И-НЕ и с информационными входами блока управлени , выход которого соединен с сигнальным входо асинхронного сдвигающегос  регистра, выход блока контрол   вл етс  управл ющим выходом готовности преобразовател , управл ющий вход запуска преобразовател  соединен с управл ющими входами блока элементов-И-НЕ и блока управлени . Кроме того, блок управлени  додер жит первый и второй .элементы ИЛИ-НЕ первую группу (N+1)-го .элемента И, выходы которых соединены с входами первого элемента ИЛИ-НЕ, вторую груп пу из трех элементов И, выходы которых соединены с входами второго элемента ИЛИ-НЕ, и три инвертора, входы N элементов И первой группы  вл ютс  парафазными информационными входами блока управлени , информационные вхо ды пр мого кода блока управлени  сое динены соответственно с N входами (N+1 )-го элемента И первой группы, вход первого инвертора  вл етс  упра л ющим входом блока управлени , а вы ход первого инвертора соединен с (М+1)-ым входом (NH-l)-ro элемента И первой группы и входом второго инвер 4 тора, выход которого соединен с первыми входами первого и второго элементов И второй группы, выход второго элемента ИЛИ-НЕ через третий инвертор соединен с вторым входом второго и первым входом третьего элемента И второй группы, вторые входы первого и третьего элементов И второй группы соединены с выходом первого элемента ,ИЛИ-НЕ, выход третьего инвертора  вл етс  выходом блока управлени . На фиг.1 представлена блок-схема управлени  предлагаемого преобразовател ; на фиг.2 - блок-схема блока управлени . Преобразователь содержит блок 1 элементов И-НЕ с N информационными входами 2 и управл ющим входом-3 блок i управлени  с управл ющим входом , подключенным к управл емому входу блока 1, асинхронный сдвигающий регистр 5 с парафазными информационным входом 6 в последовательном коде, управл ющим входом 7 асинхрон ного сдвигающего регистра 1, управл ющим входом 8, парафазным информационным выходом 9 в последовательном коде, выходы блока 1 поразр дно подключены к входам блока 4 управлени  И установочными входами четных разр дов асинхронного сдвигающего регистра 5 сигнальные входы которых подключены к выходу блока k управлени , блок 10 контрол , входы которого поразр дно подключены к информационным выходам параллельного кода регистра 5 а выход И блока 10  вл етс  выходом готовности преобразовател , информационные выходы асинхронного сдвигающего регистра 5 подключены к информационным параллельным выходам преобразовател , входы сброса асинхронного сдвигающего регистра 5 подключены к входу 13 сброса преобразовател . Блок k управлени  содержит первый и второй элементы ИЛИ-НЕ 14-15 первую группу 16 из (N+1)-го элемента И, вторую группу 17 из-трех элементов И и три инвертора 18-20. Блок контрол  может быть выполнен из 6N/8 элементов И-НЕ и И-ИЛИ-НЕ. Преобразователь работает следующим образом. Блок 1 элементов И-НЕ закрыт уровнем логического нул  на управл ющем входе 3 поступающим от управл ющего выхода источника информации в параллельном коде. При поступлении на управл ющий вход 3 уровн  логической единицы блок 1 преобразует информаци . поступающую с информационных выходов источника информации, в парафазный код. По окончании процесса преобразовани  на выходе блока управлени  устанавливаетс  уровень логической единицы, который разрешает занесение параллельной парафазной информации в асинхронный сдвигающий регистр 5После окончани  занесени  информации на выходе блока 10 устанавливаетс  уровень логичес«ой единицы. Уровень логическойединицы на выходе 11 блок 10  вл етс  признаком готовности выдачи последовательной информации из асинхронного сдвигающего регистра 5 на информационных выходах 9 Выдача информации в последователь ном коде осуществл етс  следующим образом, В начальный момент времени на информационных выходах 9 наход тс  уровни логической единицы, а на управл ющем входе 8 - уровень логического нул . После занесени  информации в асинхронный сдвигающий регистр 5 и по влени  на выходе 11 блока 10 уровн  логической единицы информаци  в регистре сдвигаетс , и на одном из информационных выходов 9 по вл етс  , уровень логического нул . Это значит что очередной бит информации находит с  по выходах 9- Сигналом логической единицы, подтверждающим прием бита информации, разрешаетс  Сброс информации на выходах 9 и переход информационных выходов 9 в состо ние, при котором на обоих выходах наход тс  уровни логической единицы, что в свою очередь, разрешает перевод сигнала на управл ющем входе 8 на уровень логического нул . Эта процедура повтор етс  N раз. По освобождению регистра 5 от информации после N-ой выдачи на выходе 11 блока 10 устанавливаетс  уровень логического нул , что  вл етс  признаком конца передачи . При обратном преобразовании инфор мации из последовательного кода в параллельный информаци  в последовател ном коде поступает на и.нформационные входы 6 асинхронного сдвигающего-регистра 5- Управление приемом последовательной информации осуществл етс  с помощью управл ющего выхода 7 асинхронного сдвигающего регистра.

Claims (1)

1.Авторское свидетельство СССР № 62if226, кл. G Об F 5/02, 19752 .Апериодические автоматы. .Под ред..В.И.Варшавского. М., Наука, 1975, с.309 (прототип).

VO

tv

19

К 9АОку5

to

16

t

1