RU1783550C - Устройство дл моделировани запаздывани сигнала - Google Patents

Abstract

Изобретение относитс  к гибридной вычислительной технике и может быть использовано дл  машинного моделировани  динамики сложных объектов с запаздыванием в различных област х техники. Цель изобретени  - расширение функциональных возможностей за счет одновременного моделировани  п запаздываний сигналов. Дл  этого в устройство введены цифроаналого- вые преобразователи, элемент ИЛИ, блок задержки импульсов и входные регистры. 2 ил

Description

Изобретение относитс  к гибридной вычислительной технике и может быть использовано дл  машинного моделировани  объектов с переменным запаздыванием в энергетике ( дерные реакторы и т.п.), в радиотехнике (системы пространственно-временной обработки сигналов и т.п.-). в биологии (биологические попул ции и т.п.), в медицине (сердечно-сосудистые системы и т.п.) и в других отрасл х.

Известно устройство дл  моделирова.- ни  регулируемого запаздывани  сигнала на элементах и узлах цифровой техники, в котором запаздывание реализуетс  путем последовательной перезаписи задерживаемого сигнала из регистра в регистр.

Наиболее близким к предлагаемому  вл етс  устройство дл  моделировани  переменного запаздывани , реализующее способ формировани  запаздывани  сигнала .

Устройство содержит аналого-цифровые преобразователи записи и сдвига, преобразователь времени запаздывани  в напр жение, таймер, двоичный счетчик адресного кода  чеек записи, вычислитель адреса  чеек воспроизведени , шину данных, шину адресов, массив  чеек цифровой пам ти , цифроаналоговый преобразователь воспроизведени , формирователи строби- рующих импульсов и схемы разрешени  записи (воспроизведени ).

Общим недостатком этих устройств  вл етс  ограниченность их функциональных возможностей, св занна  с невозможностью получени  на одном устройстве группы задержанных -сигналов от одного входного Применение дл  таких целей нескольких устройств загромождает процесс моделировани  и приводит к падению эффективности использовани  цифровой пам ти.

Цель изобретени  - расширение функциональных возможностей за счет одновреXI

оэ

00

ел с  о

менного моделировани  п запаздываний входного сигнала.

На фиг.1 представлена структурна  эпектрическа  схема устройства; на фиг.2 - пример временных диаграмм, по сн ющих его работу при п 3,

Устройство дл  моделировани  запаздывани  сигнала (фиг.1) содержит аналого- цифровой преобразователь (АЦП) 1, первый и второй блоки пам ти 2,13, генератор импульсов 3, счетчик импульсов 4, первый, второй и третий блоки стробировани  5,б,14,п входных регистров 7, схему ИЛИ 8, блок задержки импульсов 9, формирователь импульсов стробировани  10, вычислитель адреса воспроизведени  11, в состав которого вход т первый и второй сумматоры 12,15, и п выходных цифроаналоговых преобразователей (ЦАП) 16.

Устройство дл  моделировани  запаздывани  сигнала работает следующим образом . Непрерывный задерживаемый сигнал U(t) произвольной формы (фиг.2а) поступает на вход устройства на АЦП 1, на выходе которого формируютс  цифровые коды, пропорциональные дискретным значени м сигнала и следующие во времени синхронно с импульсами Т| (фиг.26) генератора импульсов 3, поступающими на вход счетчика 4 и формировател  импульсов стробировани  10. Цифровой код адреса записи (фиг.2в) с выхода счетчика 4 после прохождени  через первый блок стробировани  5 поступает на шину адреса по команде импульса Si с блока 10 (фиг.2г), а по команде импульса yi с выхода АЦП 1 в  чейку первого блока пам ти 2, соответствующую адресу }, запишетс  значение входного сигнала . Импульс yi поступает также на первый из входных регистров 7, обеспечива  передачу управл ющего кода /ci (фиг.2м) на вход сумматора 12. Перва  группа выходов формировател  импульсов 10 обеспечивает подачу импульсов $2, 5з, $4...Sn+i (на фиг.2 осциллограммы е, з, к), которые через элемент ИЛИ 8 управл ют вычислителем адреса 11 (фиг.2р) по соотношению

Of - + N)modN, где - число тактов сдвига адреса, которое последовательно принимает значени  управл ющих воздействий JCi, KZ ... /cn , поступающих на входные регистры (на фиг 2 осциллограммы м, н, о).

Опережающее поступление кодов к на вычислитель 11 обеспечиваетс  подключением управл ющего входа 1-го регистра к 1-му выходу первой группы выходов формировател , где I 2,3, ..,п.

Втора  группа выходов формировател  импульсов у2, Уз ... УП 11 (на фиг.2 осциллограммы ж, и, л) подключена к управл ющим входам выходных ЦАП 16 и обеспечивает

, последовательные подключени  каждого из ЦАП к соответствующим  чейкам первого блока пам ти 2.

В результате на выходах ЦАП образуетс  группа задержанных сигналов (на фиг.2

осциллограммы с, т, у).

С целью предотвращени  подачи на шину адреса еще не вычисленного адреса М{1 разрешающие импульсы на второй блок стробировайи  6 подаютс  через импульсный блок задержки 9.

Сумматор 15 вычислител  адреса воспроизведени  11 получает информацию о числе N, записанном во втором блоке пам ти 13, через третий блок стробировани  14,

управл емый от знакового разр да на выхо- .де сумматора 12.

Таким образом, введение группы п входных регистров 7, группы п-1 выходных ЦАП-16,

элемента ИЛИ 8, блока задержки импульсов 9 позвол ет расширить функциональные возможности устройства дл  моделировани  запаздывани  за счет повышени  эффективности использовани  вычислител  11 и блока пам ти 2.

Claims (1)

1. Формула изобретени  Устройство дл  моделировани  запаздывани  сигнала, содержащее аналого-цифровой преобразователь, выход которого

   соединен с входом первого цифроаналого- вого преобразовател  и с двухнаправленны- ми входами данных первого блока пам ти, и генератор импульсов, выход которого соединен со счетным входом счетчика импульсов и с входом формировател  строЗироЁани , первый выход которого подключен к разрешающему входу первого блока стробировани , выход которого объединен по схеме Монтажное ИЛИ с выходом второго блока строБировани  и соединен с адресными входами первого блока пам ти, разр дные выходы счетчика импульсов подключены к входам первого блока стробировани  и к первому многоразр дному входу первого сумматора, выход которого соединен с первым входом второго сумматора, разр дные выходы которого соединены с входами второго блока стробиро- ёани , второй многоразр дный вход

   второго сумматора подключен к выходу третьего блока стробировани , разрешающий вход которого соединен со знаковым выходом первого сумматора, входы третьего блока стробировани  подключены к выходам второго блока пам ти, второй выход формировател  импульсов стробировани  соединен с входом разрешени  записи первого блока пам ти и с управл ющим входом аналого-цифрового преобразовател , вход которого  вл етс  информационным входом устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет одновременного моделировани  п запаздываний сигналов, в него введены п-1 цифроаналоговых преобразователей , элемент ИЛИ, блок задержки импульсов и п входных регистров, входы которых  вл ютс  управл ющими входами устройства, выходы входных регистров объединены по схеме Монтажное ИЛИ и подключены к второму входу первого сумматора, перва  группа выходов формировател  импульсов стробиоовани  соединена с входами элемента И Л И, выход которого подключен к стробирующим входам первого и второго сумматоров и через блок

   задержки импульсов соединен с разрешающим входом второго блока стробировани , втора  группа выходов формировател  стробирующих импульсов соединена с управл ющими входами соответствующих

   цифроаналоговых преобразователей, выходы которых  вл ютс  выходами устройства, управл ющий вход первого ехидного регистра подключен к второму выходу формировател  импульсов стробировани , 1-й выход

   первой группы которого соединен с управл ющим входом 1-го входного регистра (где 1 2..., п).

   ЩЪ-Ъд

   т-Ъ)

   г ЛЬппппппппппппппппппппппппппП Ј

   П П п П П П П П П П П П П П П П П П П П П Я П П П П П

   $ ш п п п п п п п п п п п п п п п п п п п п п п п п п п п

   3$ & I I I I I I I I I I I I I I I I I I I I I I I I I I I I

   .ff& П П П П П П П П П П П П П. П П П П П П П П П П П П П П П

   и.) Г, I I I I I 1 I I I I I I I I I I I I I ,1 1 I I I I t I I J к).Ь ППГТПППППППППППП ПППППГСППППППП Jt

   П)п „ n f4lts ISM4NM4f4M f4 AnHnL г,J

   Фаз. 2