SU813408A1 - Преобразователь кодов из системыОСТАТОчНыХ КлАССОВ B дВОичНыйпОзициОННый КОд - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ ИЗ СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ДВОИЧНБ1Й ПОЗИЦИОННБ1Й КОД

Claims (2)

1. Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных устройствах дл  перевода чисел, закодированных в системе остаточных классов, в двоичную позиционную систему счислени . Известен преобразователь кодов из системы остаточных классов в позиционный код, содержащий входной и выходной регистры , пирамиду сумматоров, блок хранени  констант по каждому модулю и формирователи переносов 1. Недостатком известного устройства  вл етс  большой объем оборудовани , приход щийс  на один модуль. Из известных преобразователей кодов из системы остаточных классов в позиционный код наиболее близким к предлагаемому  вл етс  преобразователь кодЬв из системы остаточных классов в позиционный код, содержащий входной регистр и три дешифратора , причем выходы разр дов первой, второй и третьей групп входного регистра подключены ко входам соответствующих дешифраторов , преобразователь кода, выходной регистр, блок начальных условий, блок СДВИГОВЫХ регистров, блок сравнени , счетчик и блок управлени  2. Недостатком данного преобразовател   вл етс  низкое быстродействие и большой объем оборудовани . Цель изобретени  - повышение быстродействи  и уменьшение объема оборудовани . Поставленна  цель достигаетс  тем, что в известный преобразователь, содержащий входной регистр и три дешифратора, причем выходы разр дов первой, второй и третьей групп входного регистра подключены ко входам соответствующих дешифраторов , дополнительно введены преобразователь кодов из системы остаточных классов в полиадический код, группа элементов ИЛИ, элемент И, две группы элементов И, два элемента ИЛИ, три элемента задержки и сумматор , причем выходы дешифраторов подключены к соответствующим группам входов преобразовател  кодов из системы остаточных классов в полиадический код, выход и перва  и втора  группы выходов которого соответственно подключены к информационному входу элемента И, инфо(рмационным входам элементов И первой группы и входам элементов ИЛИ, группы, выходы элементов ИЛИ которой подключены к информационным входам элементов И второй группы, выход элемента И через первый элемент задержки подключен к первому входу сумматора, выходы первого и второго элементов И первой группы подключены к первым входам элементов ИЛИ, выходы первого и второго элементов И второй группы подключены соответственно через второй и третьи элементы задержки ко второму и третьему входам сумматора, выходы третьего и четвертого элементов И второй группы подключены соответственно ко вторым входам элементов ИЛИ, вьгходы которых подключены соответственно к четвертому и п тому входам сумматора, выходы которого  вл ютс  выходами преобразовател , управл ющий вход элемента И и управл ющие входы элементов И первой и второй групп соединены с первым, вторым и третьим входами преобразовател . На чертеже представлена блок-схема устройства . Устройство содержит входной регистр 1, дещифраторы 2, преобразователь 3 кодов из системы остаточных пластов в полиадический код, группу элементов ИЛИ 4, элемент И 5, группы б и 7 элементов И, элементы ИЛИ 8, элементы 9 задержки, сумматор 10, управл ющие входы устройства 11 -13. Элементы задержки реализированы на элементах ИДИ. На чертеже показан преобразователь кодов из системы остаточных классов в двоичный позиционный код дл  трех модулей: Р 2; РЗ 3; РЗ 5. Преобразователь может быть построен и дл  п-модулей. Входной регистр разбит на три секции, кажда  секци  предназначена дл  хранени  одного разр да системы остаточных классов в двоичном коде. Количество разр дов определ отсй величиной модул . Количество входов и выходов у регистра одинаковое . Регистр может быть реализирован на триггерах. Выходы регистра поразр дно подсоединены к дещифраторам
2. 2. Дешифраторы предназначены дл  получени  кода системы остаточных классов, представленного в однопозиционном коде. Если во входном регистре инфор.маци  представл етс  в однопозиционном коде, то необходимость в дешифраторах отпадает. Нреобразователь 3 служит дл  преобразовани  чисел А, представленных в сиеTejvie остаточных классов в полиадический код: -f а,Р.Рг. Преобразователь может быть реализован на логических элементах И, ИЛИ. Преобразование осуществл етс  за один такт. При поступлении первого тактового импульса по входу 11 значение коэффициента а поступает на вход элемента 9 задержки , реализованного на элементе ИЛИ. При поступлении второго тактового импульса по входу 12 формируетс  произведение и результат подаетс  на вход соответствующих логических элементов ИЛИ 8. При поступлении третьего тактового импульса по входу 13 формируетс  произведение .. и результат подаетс  на вход соответствующих логических элементов ИЛИ 8 и 9. Логические элементы ИЛИ .8 и задержки 9 служат дл  передачи значений произведений в двоичном коде на вход су.мматора 10. При конкретной системе модулей Pf 2, Р, 3, Pj 5 дл  представлени  полученного двоичного кода требуетс  5 двоичных разр дов. Сумматор 10 предназначен дл  последовательного суммировани  произведений а, agP,, ,-- При выбранной системе модулей врем  суммировани  определ етс  в три такта. Дл  п - .модулей врем  суммировани  определ етс  п-тактами. На выходе сумматора 10 на выходах сумматора образуетс  двоичный код. Устройство работает следующим обрз,зом . Число А ( ) представленное в системе остаточных классов своими вычетами по основани м Ру, Рг., Р, которое требуетс  преобразовать в двоичный код, хранитс  на регистре 1. Так как дещифратор 2 и преобразователь 3 реализованы на комбинационных элементах, то сигналы на выходе блока 3 по вл ютс  чере времс , равное сумме средних задержек . nj-) |де к - количество логических элементов, соединенных в блоках последовательно. Поэтому первый тактовый импульс, поступающий по входу 11, подаетс  через врем  1 Второй тактовый импульс, поступающий по входу 12, подаетс  через врем  Тг tcy одного логического элемента и третий тактовый импульс, поступающий по входу 13, подаетс  через врем  Tj 2t tf , так как элементы ИЛИ и И включены последовательно . После каждого тактового импульса происходит суммирование на сумматоре 10. Таким образом, через три такта (при выбранных модул х) на выходах сумматора формируетс  двоичный код. Таким образом, врем  преобразовани  числа равно времени выполнени  трех операций , а в общем случае равно вре.мени выполнени  п-операций, где п - количество модулей системы. Формула изобретени  Преобразователь кодов из системы остаточных классов в двоичный позиционный код, содержащий входной -регистр и три дещифратора, причем вы.оды разр дов первой, второй и третьей групп входного