SU1732347A1 - Генератор тестов - Google Patents
Генератор тестов Download PDFInfo
- Publication number
- SU1732347A1 SU1732347A1 SU904887407A SU4887407A SU1732347A1 SU 1732347 A1 SU1732347 A1 SU 1732347A1 SU 904887407 A SU904887407 A SU 904887407A SU 4887407 A SU4887407 A SU 4887407A SU 1732347 A1 SU1732347 A1 SU 1732347A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- node
- inputs
- input
- outputs
- synchronization
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к области вычислительной техники. Цель изобретени - повышение полноты генерируемого теста. Генератор содержит узел 1 синхронизации, формирователь 2 потока адресов, узэл 3 пам ти , узел 4 периодической коррекции чеек , вход 5 запуска, выходы 6. Множество генерируемых тестовых воздействий больше множества чеек узла 3. Гарантируетс корректность теста. Тестовые воздействи генерируютс с частотой работы узла 3. 2 з.п.ф-лы, 6 ил.
Description
9 Х
8
/J
6
10
15
12
/ ,
16
СО
ю
Сл)
5
17,
18
11 И
4
to. /
Изобретение относитс к области вычислительной техники и может использоватьс в быстродействующих тестерах, предназначенных дл проверки цифровых узлов типа плат и микросхем.
Цель изобретени - повышение полноты генерируемого теста за счет увеличени множества генерируемых тестовых воздействий и цепочек тестовых воздействий.
На фиг. 1 приведена структурна схема генератора; на фиг. 2 - функциональна схема узла синхронизации; на фиг. 3 - функциональна схема формировател потока адресов; на фиг. 4 - функциональна схема узла пам ти; на фиг. 5 - функциональна схема узла периодической коррекции чеек; на фиг. 6 - функциональна схема генератора N импульсов.
Генератор теста (фиг. 1) содержит узел 1 синхронизации, формирователь 2 потока адресов, узел 3 пам ти и узел 4 периодической коррекции чеек и имеет вход 5 запуска и выходы 6. Вход 5 соединен с входом 7 запуска узла 1. Выходы 8 узла 1 соединены с входами 9 - 1-1 синхронизации соответственно формировател 2, узла 3 и узла 4. Выходы 6 соединены с выходами 12 узла 3. Выходы 13 формировател 2 соединены с входами 14 адреса чтени узла 3. Входы 15 адреса записи и информационные входы 16 узла 3 соединены соответственно с первыми 17 и вторыми 18 выходами узла 4.
Узел 1 синхронизации (фиг. 2) содержит генератор 19 N импульсов, элемент 20 задержки , одновибратор 21, счетчик 22.
Формирователь 2 потока адресов (фиг. 3) содержит счетчик 23, блок 24 пам ти и регистр 25.
Узел 3 пам ти содержит (фиг. 4) первый 26 и второй 27 мультиплексоры, первый 28 и второй 29 блоки пам ти, первый 30 и второй 31 элементы ИЛИ-НЕ, элемент НЕ 32 и регистр 33.
Узел 4 периодической коррекции чеек (фиг. 5) содержит генератор 34 псевдослучайных чисел, блок 35 пам ти и регистр 36.
Генератор 19 N импульсов содержит (фиг. 6) генератор 37 синхросерии, счетчик 38, элемент 39 И, триггер 40 и элемент И 41,
Генератор теста работает следующим образом.
После запуска генератора теста через вход 5 формирователь 2 генерирует конечный поток адресов. По каждому адресу, генерируемому формирователем 2, из узла 3 происходит чтение тестового воздействи на выходы 6.
Каждому адресу b узла 3 став т в соответствие определенное множество Ть допустимых (с точки зрени корректности
генерируемого теста) тестовых воздействий . После запуска генератора теста узел 4 врем от времени записывает в чейку с адресом b узла 3 новое значение, в качестве
которого использует произвольно выбранное тестовое воздействие множества Ть.
Перед первым запуском генератора тестов содержимое чеек узла 3 не определено . Поэтому первую генерацию теста не
0 используют. По окончании первой (как и любой последующей) генерации в чейке с адресом b узла 3 (дл каждого Ь) будет находитьс одно из тестовых воздействий множества Ть. При многократном чтении чейки с ад5 ресом b узла 3, выполн емом по ходу любой генерации теста, начина с второй, на выход 7 будут считыватьс разные тестовые воздействи множества Ть. При этом множество генерируемых тестовых воздействий
0 будет больше, чем множество чеек узла 3. Рассмотрим работу узлов генератора теста.
Узел 1 синхронизации (фиг. 2 работает следующим образом. Запускающий им5 пульс, поступающий на вход 7 через вход 5, представл ет собой кратковременный О. Этот О сбрасывает генератор 19 и счетчик 22 и транслируетс на выход 8.3. По окончании запускающего импульса запуска0 етс генератор 19, который выдает N синхроимпульсов, где N - число тестовых воздействий в генерируемом тесте. Каждый синхроимпульс переключает счетчик 22 и через элемент 20 (обеспечивающий задерж5 ку на врем окончани переходных процессов , которые вызываютс в генераторе теста переключением счетчика 22) запускает одновибратор 21, формирующий строб на выходе 8.1. Счетчик 22 выдает 1 на выход 8.2
0 в каждом n-м такте (о значении п см. ниже). Формирователь 2 потока адресов (фиг. 3) работает следующим образом. О, поступающий на вход 9,2, сбрасывает счетчик 23 и регистр 25, По окончании каждого поступа5 ющего на вход 9.1 строба переключаетс счетчик 23, работающий с коэффициентом пересчета т, равным числу чеек блока 24, Счетчик 23 задает адрес блоку 24. Считываемое из блока 24 слово заноситс в регистр
0 25, с выходом которого поступает на выходы 13, В последовательные чейки блока 24 в ходе его программировани должны быть занесены соответствующие адреса, составл ющие формируемый поток адресов. Что5 бы адреса многократно встречались в этом потоке, они должны быть записан во многие чейки блока 24. Кроме того, если сделать N много больше т, то по ходу генерации теста поток адресов, генерируемый формирователем 2, будет циклически повтор тьс .
Узел 3 пам ти (фиг. 4) работает следующим образом, В зависимости от состо ни X старшего разр да (поступающего через вход 14.2) адреса чтени выполн етс чтение в регистр 33 (по адресу, поступающему через входы 14.1) из блока 28 (при X 1)или блока 29 (при X 0). Если чтение выполн етс из блока 28, то блок 29 доступен дл записи (по адресу, поступающему через входы 15) тестового воздействи , поступающего через входы 16. В противном случае роли блоков 28 и 29 мен ютс местами,
Узел 4 периодической коррекции чеек (фиг. 5) работает следующим образом, О, поступающий на вход 11.3, сбрасывает генератор 34 и регистр 36. По окончании строба, поступающего на вход 11.1, переключаютс генератор 34 и регистр 36, но только в этом случае, если на вход 11.2 поступает 1. Последн приходит в каждом n-м такте, где п - число тактов, в течение которых происходит операци чтени из блока 35. Генератор 34 вырабатывает псевдослучайный адрес дл блока 35. Читаемое из блока 35 слово заноситс в регистр 36, причем оно содержит поле Адрес, поступающее на выходы 17, и поле Тестовое воздействие, поступающее на выходы 18. Поле Адрес содержит какой-то адрес b узла 3, а поле Тестовое воздействие - одно из тестовых воздействий множества Ть.
Генератор 19 N импульсов (фиг. 6) работает следующим образом. Генератор 37 генерирует непрерывную синхросерию. Если триггер 40 находитс в состо нии 1, то она через элемент 41 проходит на выход генератора 19, а также вызывает переключени счетчика 38. Триггер 40 устанавливаетс в О через элемент 39 подачей О через вход R генератора 19, или же сигналом с выхода переноса счетчика 38. Счетчик 38 и триггер 40 по концу синхроимпульса, вырабатываемого генератором 37, сбрасываютс в О, если на вход С генератора 19 подана 1.
Claims (3)
- Формула изобретени 1. Генератор теста, содержащий формирователь потока адресов и узел пам ти, причем выходы узла пам ти вл ютс выходами генератора, входы адреса чтени узла пам ти соединены с выходами формировател потока адресов, отличающийс тем, что, с целью повышени полноты генерируемого теста, в него введены узел периодической коррекции чеек и узел синхронизации, причем входы адреса записи узла пам ти соединены с первыми выходами узла периодической коррекции чеек, информационные входы узла пам ти соединены с вторыми выходами узла периодической коррекции чеек, вход запуска уела синхронизации соединен с входом запуска генератора, первый выход узла синхронизации соединен с первыми входами синхронизации формировател потока адресов, узла пам ти и узла периодической коррекции чеек, второй выход узла синхронизации соединен с вторыми входами синхронизации узла пам ти и узла периодической коррек0 ции чеек, третий выход блока синхронизации соединен с третьими входами синхронизации формировател потока адресов и узла периодической коррекции чеек.
- 2.Генератор поп. 1,отличающий- 5 с тем, что узел периодической коррекциичеек содержит генератор псевдослучайных чисел, блок пам ти и регистр, причем выходы генератора псевдослучайных чисел соединены с адресными входами блока пам ти,0 выходы которого соединены с информационными входами регистра, первые и вторые выходы которого соединены соответственно с первыми и вторыми выходами узла, входы синхронизации генератора псевдо5 случайных чисел и регистра соединены с первым входом синхронизации узла, входы разрешени переключени генератора псевдослучайных чисел и регистра соединены с вторым входом синхронизации узла,0 входы сброса генератора псевдослучайных чисел и регистра соединены с третьим входом синхронизации узла,
- 3.Генератор по пп, 1и 2, отличающий с тем, что узел пам ти содержит два5 мультиплексора, два блока пам ти, два элемента ИЛИ-НЕ, элемент НЕ и регистр, причем первые информационные входы мультиплексоров соединены с входами адреса записи узла, вторые информационные .0 входы мультиплексоров сединены с входа- / ми адреса чтени узла, исключа последний ч вход адреса чтени узла, соединенный с адресным входом первого мультиплексора, входом разрешени чтени первого блока5 пам ти, первым входом первого элемента ИЛИ-НЕ и входом элемента НЕ, выход которого соединен с адресным входом второго мультиплексора, входом разрешени чтени второго блока пам ти и первым входом0 второго элемента ИЛИ-НЕ, выходы блоков пам ти соединены с информационными входами регистра, выходы которого вл ютс выходами узла, адресные входы первого блока пам ти соединены с выходами перво5 го мультиплексора, адресные входы второго блока пам ти соединены с выходами второго мультиплексора, информационные входы блоков пам ти соединены с информационными входами узла, входы разрешени выборки блоков пам ти и вход синхронизациирегистра соединены с первым входом синх- ИЛИ-НЕ соединены с вторым входом синхронизации узла, вторые входы элементов ронизации узла.(Риг. 2ФигЛК 8.1К8.2/(83фиг. 5J7ER38NbГ41JSч40фиг. 6
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904887407A SU1732347A1 (ru) | 1990-11-30 | 1990-11-30 | Генератор тестов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904887407A SU1732347A1 (ru) | 1990-11-30 | 1990-11-30 | Генератор тестов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1732347A1 true SU1732347A1 (ru) | 1992-05-07 |
Family
ID=21548008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904887407A SU1732347A1 (ru) | 1990-11-30 | 1990-11-30 | Генератор тестов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1732347A1 (ru) |
-
1990
- 1990-11-30 SU SU904887407A patent/SU1732347A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Ms 1226472, кл. G 06 F 11/26, 1986. Авторское свидетельство СССР №1221654, кл. G 06 F 11/16, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5931096B2 (ja) | タイム・オブ・イベント・レコ−ダ | |
JPS6257191A (ja) | デイジタル信号遅延用回路装置 | |
SU1732347A1 (ru) | Генератор тестов | |
KR970067382A (ko) | 다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치 | |
US5291457A (en) | Sequentially accessible non-volatile circuit for storing data | |
RU1835543C (ru) | Устройство дл сортировки чисел | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
US4538260A (en) | Electronic time switch | |
JP2719681B2 (ja) | 擬似ランダムパターン発生器 | |
KR890010908A (ko) | 프레임 메모리 회로 | |
RU1817106C (ru) | Устройство дл определени разности множеств | |
KR200155054Y1 (ko) | 카운터 회로 | |
SU1509890A1 (ru) | Устройство дл формировани структурированных файлов | |
SU741321A1 (ru) | Посто нное запоминающее устройство | |
KR970024633A (ko) | 비터비 복호기에서 한개의 메모리를 사용한 상태 매트릭 메모리운용방법 및 그 장치 | |
SU1282152A1 (ru) | Устройство дл определени веро тностного состо ни системы | |
SU947853A1 (ru) | Устройство дл определени экстремальных чисел | |
SU1714609A1 (ru) | Устройство дл формировани теста блока оперативной пам ти | |
SU1714612A1 (ru) | Устройство дл обмена информацией | |
SU1149312A1 (ru) | Устройство дл контрол микросхем оперативной пам ти | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU1753475A1 (ru) | Устройство дл контрол цифровых устройств | |
SU1138799A1 (ru) | Устройство дл генерации тестовых последовательностей | |
SU1583938A1 (ru) | Буферное запоминающее устройство | |
SU1453401A1 (ru) | Генератор случайных чисел |