SU1509902A2 - Устройство дл обнаружени ошибок при передаче кодов - Google Patents
Устройство дл обнаружени ошибок при передаче кодов Download PDFInfo
- Publication number
- SU1509902A2 SU1509902A2 SU874263382A SU4263382A SU1509902A2 SU 1509902 A2 SU1509902 A2 SU 1509902A2 SU 874263382 A SU874263382 A SU 874263382A SU 4263382 A SU4263382 A SU 4263382A SU 1509902 A2 SU1509902 A2 SU 1509902A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- selector
- control
- register
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к вычислительной технике, и может быть использовано в устройствах автоматизированного контрол узлов передачи и вл етс усовершенствованием изобретени по а.с. N 1091211. Изобретение, нар ду с контролем выходной информации, обеспечивает контроль исправности элементов, вход щих в состав устройства, чем обеспечиваетс повышение достоверности контрол . Устройство дл обнаружени ошибок при передаче кодов содержит входной регистр 1, регистр 2 контрольных разр дов, блок 3 управлени параллельной записью, первый 4 и второй 5 блоки контрол по модулю два, дешифратор 6, N элементов 71-7N ИЛИ и выходных регистров 81-8N, N триггеров 91-9N, N блоков 101-10N контрол на четность, блок 11 формировани сигнала ошибок, селектор 12 ошибок, счетчик 13 импульсов и блок 14 мультиплексоров. Селектор 12 ошибок состоит из генератора 15 импульсов, двух элементов И 16 и 18, счетчика 17 импульсов, триггера 19 и регистра 20. 1 з.п. ф-лы, 1 ил.
Description
Изобретение относитс к вычислительной технике, может быть использовано в устройствах автоматизированного контрол узлов передачи и вл етс усовершенствованием устройства по авт.св. № 1091211.
Целью изобретени вл етс повьше ние достоверности контрол за счет вы влени вида ошибок.
На чертеже представлена функциональна блок-схема устройства.
Устройство дл обнаружени ошибок . при передаче кодов содержит входной регистр 1, регистр 2 контрольных разр7щов, блок 3 управлени парал- лельлой записью, первый 4 и второй 5 блоки контрол по модулю два, дешифратор 6, элементы ИЛИ , п выходных регистров 8,-8„, п триггеров 9ц-9, п блоков 10/, -10„ контрол на четность, блок 11 формировани сигнала ошибок, селектор 12 ошибок, счетчик 13 импульсов, блок 14 мультилексоров . Селектор 12 ошибок состоит из генератора 15 импульсов, первого элемента И 16,счетчика 17 импульсов, второго элемента И 18, триггера 19 и регистра 20.
Устройство имеет вход 21 информа- ции, вход 22 строба, вход 23 контролных разр дов, вход 24 установки, вых 25 выходной информации, выход 26 сигнала ошибки и выход 27 индикации устройства .
Устройство работает следующим образом .
В исходное состо ние устройство устанавливаетс сигналом, по входу 24 Сброс при записанной во входной регистр 1 нулевой информации. При этом сигнал Сброс через блок 3 управлени параллельной записью, элементы ИЛИ 7, -7и поступает на управ- л ющиевходы выходных регистров 8/- 8„ и триггеры 9i -9, обнул их. Сигнал Сброс поступает .также на счетчик 13, обнул его, в селектор 12 контрол на счетчик 17, обнул его, и на вход R-триггера 19. С выхода триггера 19 разрешающий потенциал поступает на вход элемента И 16. Но сигналы с генератора 15 через элемент И 16 не проход т до по влени сигнала ошибки на третьем его входе,
На вход 21 информации входного, регистра 1 поступает два байта информации в сопровождении двух контрольных разр дов, подаваемых на вкод 23
контрольных разр дов. Информаци с входа 21 с входного регистра 1 и входа 23 контрольных разр дов регистра 2 контрольных разр дов принимаетс в регистры 1 и 2 по стробу, поступающему с входа 22 строба. Состо ние входного регистра 1 контролируетс блоками 4 и 5 контрол по модулю два. . Каждый из блоков 4 и 5 контролирует один байт информации, причем каждь1й байт информации поступает в сопровождении своего контрольного разр да который из регистра 2 контрольных разр дов подаетс на соответствующие блоки 4 и 5. При правильном приеме информации во входной регистр 1 на выходе блоков 4 и 5 сигнал ошибки отсутствует . При возникновении ошибки на выходах блоков 4 и 5 сигнал ошибки поступает на блок 11 формировани сигнала ошибки и на входы блока 14 муль типлексоров. С выхода входного регистра 1 первый байт информации поступает I
на информационные входы выходных регистров 8 ;, -8. Контрольный разр д первого байта информации из регистра 2 контрольных разр дов поступает на триггеры 9, -9у и на блок 4 контрол по модулю два. Второй байт информации из входного регистра 1 поступает на блок 5 контрол по модули два и на дешифратор 6.
Запись информации в выходные регистры 8 -8 и контрольных разр дов в триггеры 9 -9, может осуществл тьс как последовательно, так и параллельно при обнулении устройства. Элементы lilM 7 -7 обеспечивают эту возможность. Дешифратор 6 служит дл управлени последовательной записью информации из входного регистра 1 в выходные регистры 8 к -8ц, а также контрольного разр да из регистра 2 контрольных разр дов и триггеры 9у - 9;, в соответствии с информацией, поступающей во втором байте. При последовательной записи информации пер- , вый байт информации в сопровождении контрольного разр да поступает в блок 4 контрол по модулю два и на ин- формационные входы выходных регистров 8 ц 8. Второй байт информации в сопровождении контрольного разр да поступает в блок 5 контрол по модулю два и на дешифратор 6. С одного из возбужденных выходов дешифратора 6 управл ющий сигнал через соответствующие элементы ИЛИ 7 -7ц поступает
5 1
на управл ющий вход одного из выходных регистров 8,-8 и одного из триггеров 9 -9у1 , при этом первый байт информации и его контрольный разр д записываютс в один из выходных регистров и и в один из триггеров 9, 9j,. При последовательной записи в каждый из выходных регистров
8, -8 и триггеров 9 -9 может записыватьс в любой последовательности люба информаци .
При параллельной записи информаци первый байт информации и его контроль ный разр д занос тс во все выходные регистры 8у1 -8f, и во все триггеры
9, -9 соответственно по сигналу Сброс, поступающему через блок 3 управлени параллельной записью через элементы ИЛИ 7( -7f,i на управл ющие входы выходных регистров триггеров 9 9. Параллельна запись информации примен етс , в
основном, дл обнулени устройства При этом во входной регистр 1 должны быть записаны все нули. Как при параллельной, так и при последовательной записи информаци из выходны регистров 8;, -8 поступает на выходы 25 выходной информации. С выходом регистров 8, - 8„ информаци поступае т также на входы соответствующих блоков 10( lOf, контрол на четность, н вторые входы которых поступает информаци с триггеров 9, -9,. С выходов блоков .10 -Юу, контрол на четность сигналы поступают на входы блока 11 формировани сигнала ошибки и на блок 14 мультиплексоров.
Блок 11 формировани сигнала ошибки выдает сигналы ошибок при неправильной записи информации во входной регистр, при этом неисправность опре дел етс путем сравнени первого байта информации и соответствующего разр да (контрольного) в блоке 4 контрол по модулю два и второго байта и его контрольного разр да в блоке 5 контрол по модулю два. Кроме того, блок 11 выдает сигналы ошибок при записи информации в выходные регистр B -8„, а также при возникновении неисправности в выходных регистрах путем сравнени информации, присутсвующей на выходе соответствующего выходного регистра 8 -8-„, с контроным разр дом соответствующего триггера 9, -9 и и в соответствующем бло
101 10j, контрол на четность.
0
0
5
,Если устройством обнаружена ошибка , то блок 11 формировани сигнала ошибки формирует сигнал, который поступает на выход 26 устройства, а также на элемент И 16 селектора 26 контрол , разрешает прохождение сигналов с выхода генератора 15 на счетчики 13 и 17.
Счетчик 13 обеспечивает управление блоком 14 мультиплексоров, осуществл последовательное подключение выхода блока 14 мультиплексоров к выходам блоков 4 и 5 контрол по модулю 5 два и выходам блоков 10 10ц контрол на четность. Причем сначала опрашиваютс блоки 4,5 контрол по модулю два, а затем блоки 10, -10, контрол на четность. При по влении на выходе блоков 4 и 5 контрол по модулю два и блока 10, -10,, контрол на четность сигнала .ошибки этот сиг..- нал с выхода мультиплексора поступает через элемент И 18 на вход реги- . стра 20 и в регистр 20 записываетс информаци , присутствующа на выходе с 1етчика 17 и соответствующа номеру опрашиваемого сигнала.
С выхода регистра 20 информаци о месте отказа поступает на выход 27 индикации. После обнаружени первого отказа опрос сигналов ошибки продолжаетс до полного контрол устройства. После окончани контрол с выхода счетчика 17 выдаетс сигнал конца контрол , которьй, поступа на вход триггера 19, устанавливает его в положение , запрещающее прохождение импульсов с генератора 15, тем самым, останавлива работу селектора 12 ощи- бок. Дальнейша работа устройства возможна только после подачи сигнала по входу 24 на R-вход триггера 19, которым при отсутствии информации на входе 21 обнул ютс все выходные регистры 8;, -8, и триггеры 9 9 ц а также счетчики 13, 17 и триггер 19.
0
5
0
45
Claims (2)
- Формула изобретени - 1 . Устройство дл обнаружени ошибок при передаче кодов по авт.св. № 1091211, отличающе ес тем, что, с целью повышени достоверности контрол за счет вы влени вида ошибок, в устройство дополнительно введены селектор ошибок, счетчик импульсов и блок мультиплексоров, . выход которого соединен с первым вхо.- дом селектора ошибок, первый выход ко71509торого соединен с информационным входом счетчика импульсов, выход которого соединен с входом управлени блока мультиплексоров, первые и вторые информационные входы которого соединены с соответствзпощими выходами соответственно блоков контрол на четност.ь и блоков контрол по модулю два, вто8нератора импульсов, выход которого соединен с первым входом первого эле- мейта И, выход которого соединен с первыми входами счетчика импульсов, второго элемента Н и вл етс первым выходом селектора ошибок, первый выход счетчика импульсов соединен с первым входом триггера, выход которого соерой вход селектора ошибок подключен к Q динен с вторым входом первого элемен- выходу блока формировани сигнала та И, второй выход счетчика импульсов ошибки, вход блока управлени парал- соединен с первым входом регистра, лельной записью объединен с третьим выход которого вл етс вторым выхо- входом селектора ошибок, с установоч- дом селектора, выход второго элемен- ным входом счетчика импульсов и в- та И соединен с вторым входом рёгист- л етс входом установки устройства, второй выход селектора ошибок вл етс выходом индикации устройства.
- 2. Устройство по п.1, о т л.и - чающее с тем, что селектор 20 входы счетчика импульсов и триггера ошибок состоит из элементов И, счетчи- объединены и вл ютс третьим входом ка импульсов регистра, триггера и ге- селектора.-ра, второй вход второго элемента И вл етс первым входом селектора, третий вход первого элемента И вл етс вторым входом селектора, вторыединен с вторым входом первого элемен- та И, второй выход счетчика импульсов соединен с первым входом регистра, выход которого вл етс вторым выхо- дом селектора, выход второго элемен- та И соединен с вторым входом рёгист-входы счетчика импульсов и триггера объединены и вл ютс третьим входом селектора.-ра, второй вход второго элемента И вл етс первым входом селектора, третий вход первого элемента И вл етс вторым входом селектора, вторые
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874263382A SU1509902A2 (ru) | 1987-06-16 | 1987-06-16 | Устройство дл обнаружени ошибок при передаче кодов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874263382A SU1509902A2 (ru) | 1987-06-16 | 1987-06-16 | Устройство дл обнаружени ошибок при передаче кодов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1091211 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1509902A2 true SU1509902A2 (ru) | 1989-09-23 |
Family
ID=21311420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874263382A SU1509902A2 (ru) | 1987-06-16 | 1987-06-16 | Устройство дл обнаружени ошибок при передаче кодов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1509902A2 (ru) |
-
1987
- 1987-06-16 SU SU874263382A patent/SU1509902A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР W 1091211, кл.СОб F 11/08, 1983, I * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4011542A (en) | Redundant data transmission system | |
SU1509902A2 (ru) | Устройство дл обнаружени ошибок при передаче кодов | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU1175022A1 (ru) | Устройство дл контрол серий импульсов | |
SU1403066A2 (ru) | Устройство дл обнаружени ошибок при передаче кодов | |
SU842821A1 (ru) | Устройство дл контрол логическихблОКОВ | |
SU1148009A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1091211A1 (ru) | Устройство дл обнаружени ошибок при передаче кодов | |
RU2079165C1 (ru) | Устройство для отсчета времени | |
SU1608672A1 (ru) | Устройство дл контрол логических блоков | |
SU1130869A1 (ru) | Устройство контрол устройств сопр жени | |
SU1615723A2 (ru) | Устройство дл обнаружени ошибок при передаче кодов | |
SU1714604A1 (ru) | Устройство дл контрол двоичных последовательностей | |
SU1513626A1 (ru) | Устройство для преобразования последовательного кода в параллельный 2 | |
SU1043668A1 (ru) | Устройство дл контрол счетчиков импульсов | |
SU1332381A1 (ru) | Регистр сдвига с самоконтролем | |
RU1830535C (ru) | Резервированное устройство дл контрол и управлени | |
SU1191911A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1265993A1 (ru) | Распределитель импульсов с контролем | |
SU470810A1 (ru) | Устройство дл обнаружени ошибок в контрольном оборудовании | |
SU903852A2 (ru) | Многоканальное устройство дл сопр жени | |
SU902018A1 (ru) | Устройство дл контрол логических блоков | |
SU660051A1 (ru) | Устройство дл контрол регистра сдвига | |
SU1511749A1 (ru) | Устройство дл контрол мультиплексоров | |
SU1256101A1 (ru) | Устройство дл контрол цифровых блоков пам ти |