SU1702370A1 - Микропрограммное устройство управлени с контролем - Google Patents

Abstract

Изобретение-относитс  к вычислительной технике и может использоватьс  в системах функционального диагностировани  МПУУ. Цель изобретени  - повышение-достоверности контрол . Устройство содержит блок пам ти микрокоманд, два счетчика, регистр микроопераций, регистр сдвига, два мультиплексора, коммутатор (адреса), дешифратор , блок сравнени , два сумматора по модулю два, блок синхронизации, четыре триггера, четыре элемента ИЛИ. три элемента И. Цель изобретени  достигаетс  за счет реализации контрол  правильности начала микропрограммы , контрол  на четность и контрол  методом сравнени  с эталонной сигнатурой. 6 ил., 1 табп.

Description

Изобретение относитс  к вычислительной технике и может использоватьс  в системах функционального диагностировани .

Цель изобретени  - повышение достоверности контрол .

Сущность изобретени  состоит в повышении достоверности контрол  программ за счет обеспечени  трех типов контрол . Первый - контроль правильности начала программы с первой микрокоманды реализуетс  благодар  наличию кодовой комбинации (заполнени  1 пол  кода логического услови ) в первой микрокоманде . При начале программы с любой другой микрокоманды отсутствие кодовой комбинации будет  вл тьс  источником сигнала ошибки. Второй - контроль на четность - реализуетс  с помощью специального контрольного разр да, содержащегос  в микрокоманде и дополн ющего количество 1 в

микрокоманде до четного. Нечетное число 1  вл етс  источником сигнала ошибки. Третий - контроль методом сравнени  с эталоном . Этот контроль  вл етс  поразр дным . Сущность его заключаетс  в поочередной коммутации выходов провер емых разр дов с группой элементов, формирующих , в зависимости от значений этих разр дов, специальную контрольную кодовую комбинацию - сигнатуру и сравнении ее с эталонной, содержащейс  в одной, заранее определенной микрокоманде.

На фиг. 1 представлена функциональна  схема устройства; на фиг.2 - временна  диаграмма работы при отсутствии ошибок; на фиг. то же, при ошибке в первой микрокоманде; на фиг.4 - то же, при ошибке контрол  на четность; на фиг.5 - то же, при ошибке, зафиксированной в контрольной

сл

с

ч|

о

го со

3

сигнатуре; на фиг.6 - вариант формировани  контрольной сигнатуры.

Устройство (фиг.1) содержит блок 1 па- м ти микрокоманд, счетчики 2 и 3, регистр 4 микроопераций, регистр 5 сдвиге, мультиплексор б (логических условий), мультиплексор 7 (проверки), коммутатор 8 (адреса), дешифратор 9 (типа микрокоманды), блок 10 сравнени , сумматор 11 по модулю 2 (два). сумматор 12 по модулю 2, блок 13 синхронизации , триггер 14 (пуска), триггер 15 (контрол  начала программы), триггеры 16 и 17 (ошибок), первый 18, второй 19, третий 20, четвертый 21 элементы ИЛИ, элемент И-НЕ 22 первый 23, второй 24 элементы И, вход 25 пуска, адресный вход 26, вход 27 логических условий, выход 28 микроопераций, первый 29 и второй 30 выходы сигналов ошибок устройства.

Дешифратор 9 предназначен дл  расшифровки кода, поступающего с выходов

1.1и 1.2 блоки 1 пам ти микрокоманд. Зависимость между сигналами на выходах 1.1 и

1.2блока 1 пам ти микрокоманд и на выходах дешифратора представлена таблицей.

Блок 10 служит дл  сравнени  при наличии разрешающего сигнала с дешифратора типа микрокоманды контрольной сигнатуры с эталонной и при несовпадении - выдачи сигнала на триггер ошибки.

Сумматор 11 по модулю 2 предназначен дл  формировани  информации дл  регистра сигнатуры. Сумматор 12 по модулю 2 осуществл ет проверку микрокоманды на четность. Блок 13 синхронизирует работу устройства. Триггер 14 осуществл ет запуск блока 13, триггер 15 предназначен дл  выдачи сигнала ошибки при начале микропрог- раммы не с первой микрокоманды. Триггеры 16 и 17 предназначены дл  формировани  сигналов ошибки на выходе устройства при проверке на четность и сравнении с эталоном соответственно. Элемент ИЛИ 18 служит дл  модификации младшего разр да адреса следующей микрокоманды. Элемент ИЛИ 19 останавливает устройство, обнул   триггер 14 при обнаружении ошибки , элемент ИЛИ 20 формирует управл ющий сигнал дл  мультиплексора 7. Элемент ИЛИ 21 коммутирует мультиплексоры 6 и 7 со входом сумматора 11. Элемент И-НЕ 22 формирует сигнал ошибки и подает его на информационный вход триггера 15. Элемент И 23 подает или блокирует синхроимпульсы на счетчик 2.

Элемент И 24 предназначен дл  формировани  сигнала на входе счетчика 3 и уве- личени  его содержимого на 1 при обработке устройством конечной микрокоманды в группе линейных микрокоманд

контрол  начала программы, когда в поле коде логического услови  блока 1 при формировании первой микрокоманды есть хот  бы один О.

На фиг.6 показан вариант формировани  контрольной сигнатуры посредством регистра 5 и сумматора 11. Дл  формировани  сигнатуры могут быть использованы разр ды полей логических условий, адреса,

микроопераций блока 1 пам ти микроопераций и логические услови  со входа 27 логических условий устройства.

Предлагаемое устройство управлени  с контролем работает следующим образом.

На выходе блока 1 в исходном состо нии присутствует микрокоманда, определ ема  нулевым адресом счетчика 2 адреса, наход щегос  в исходном состо нии. На выходе регистра 4 во всех разр дах кроме КК

сформирован нулевой сигнал. В результате выход КК открывает коммутатор 8 на вход 26 устройства. Остальные элементы пам ти обнулен ы (цепи установки в исходное состо ние не показаны). По команде Пуск триггер 14 переводитс  в единичное состо ние и запускает блок 13. По первому тактовому импульсу в счетчик 2 записываетс  адрес первой микрокоманды со входа устройства, По этому адресу из блока 1 вызываетс  перва  микрокоманда. В зависимости от содержимого искомого пол  меток 1 и 2 блока 1 дешифратор 9 формирует управл ющий сигнал на одном из четырех выходов.

Возможны 4 варианта микрокоманд.

Линейна  - 1 на нулевом выходе дешифратора .

Через элемент ИЛИ 20 подаетс  управл ющий сигнал на мультиплексор 7. Мультиплексор 7 по адресу, содержащемус  в поле

кода логического услови  блока 1, коммутирует соответствующий провер емый разр д через элемент ИЛИ 21 на вход сумматора 11, Первым импульсом Тг в регистр 4 записываетс  код микрооперации. Количество

1 в пол х меток, логических условий, адре- са, контрольного разр да блока 1 и на выходе регистра 4 в сумме должно быть четным. В противном случае сумматор Сформирует сигнал ошибки; Таким образом осуществл етс  контроль на четность. В поле логического услови  первой микрокоманды блока 1 все разр ды должны быть, единичными. Если микропрограмма началась не с первой микрркоманды, то на выходе элемента И 22

формируетс  единичный сигнал и при смене информации в регистре 4 в триггере 15 запишетс  1 - сигнал ошибки. Таким образом осуществл етс  контроль правильности начала микропрограммы. Контроль на четность и начала микропрограммы производ тс  независимо от типа микрокоманды. Нулевой сигнал на выходе КК переключает коммутатор 8 адреса на внутренний вход. На вход счетчика 2 подаетс  адрес следующей микрокоманды из пол  адреса блока 1 пам ти микрокоманд. По первому импульсу Гз в регистр 5 запишетс  контрольна  сигнатура , соответствующа  первой микрокоманде . По второму импульсу п адрес следующей микрокоманды запишетс  в счетчик 2 и далее, за исключением контрол  начала программы, процесс пойдет аналогично .

Дл  сокращени  объема пам ти, выдел емого под код проверки, записываемый в поле логического услови  линейной микрокоманды , вводитс  микрокоманда Конец группы, отличие которой от линейной состоит в том, что сигнал, снимаемый с четвертого выхода дешифратора по импульсу П(соответствующий началу следующей за микрокомандой Конец группы очередной микрокоманды, добавл етс  1 младшего разр да в счетчик 3, который формирует старшие разр ды на адресном входе мультиплексора 7. В остальном работа устройства по данной микрокоманде соответствует линейной.

При необходимости организации ветвлени  микрокоманда ветвлени  выходами 1.1 и 1.2 блока 1 организует управл ющий сигнал на втором выходе дешифратора 9. который  вл етс  управл ющим дл  мультиплексора 6. По коду логического услови  из блока 1, поступающему на адресный вход мультиплексора, коммутируетс  соответствующее внешнее логическое условие на вход элемента ИЛИ 18, модифициру  младший разр д адреса следующей микрокоманды , а также через элемент ИЛИ 21 на вход сумматора 11, и по импульсу г в регистр 5 сдвига записываетс  контрольна  сигнатура, отображающа  логическое условие . Далее схема работает аналогично.

При поступлении эталонной команды на первом выходе дешифратора по вл етс  управл ющий сигнал, который счетчик 2 адреса из регистрового режима работы переключает на счетный и включает блок 10 сравнени , на который подаетс  эталонна  сигнатура из пол  адреса блока 1 и контрольна  из регистра сдвига. Сигнатура, соответствующа  самой эталонной команде, не формируетс . При несовпадении блок 10 выдает сигнал ошибки. По синхроимпульсу ri соответствующему началу отработки сле- дющей микрокоманды, к содержимому счетчика 2 добавл етс  1 в младший разр д.

Сигнал ошибки с блока 10 блокирует поступление синхроимпульсов на счетчик 2, замо- ражива  программу на ошибочной микрокоманде, а также переводит в единич- ное состо ние триггер 16. В свою очередь, сигналы с выходов триггеров 16, 17 и триггера 15 через элемент ИЛИ 19 формируют сигнал Останов на нулевой вход триггера 14 и останавливающий блок 13. При отра0 ботке последней микрокоманды в микропрограмме единичный сигнал на выходе КР регистра 4 через элемент ИЛИ 19 обнул ет триггер 14.

Claims (1)

1. Формула изобретени 

   5 Микропрограммное устройство управлени  с контролем, содержащее блок пам ти микрокоманд, регистр микроопераций, первый мультиплексор, коммутатор, блок синхронизации, первый и второй триггеры,

   0 первый элемент ИЛИ. вход пуска устройства соединен с установочным входом первого триггера, выход которого соединен с входом пуска блока синхронизации, группа выходов кода микроопераций блока пам ти

   5 микрокоманд соединена с группой информационных входов регистра микроопераций , группа выходов которого  вл етс  группой выходов кода микроопераций устройства , выход конца команды регистра

   0 микроопераций соединен с управл ющим входом коммутатора, группа выходов немодифицируемых разр дов адреса блока пам ти микрокоманд соединена с первой группой информационных входов коммута5 тора, группа выходов кода логических условий блока пам ти микрокоманд соединена с группой адресных входов первого мультиплексора , группа информационных входов которого  вл етс  группой входов логиче0 ских условий устройства, выход конца работы регистра микроопераций соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом сброса первого триггера, первый выход блока

   5 синхронизации соединен с тактовым входом регистра микроопераций, группа адресных входов устройства соединена с второй группой информационных входов коммута-. тора, выход второго триггера соединен с

   0 вторым входом первого элемента ИЛИ. отличающеес  тем, что, с целью повышени  достоверности контрол , в него введены регистр сдвига, два сумматора по модулю два, дешифратор, блок сравнени ,

   5 второй мультиплексор, два элемента И. элемент И-НЕ. второй, третий и четвертый элементы ИЛИ, третий и четвертый триггеры, два счетчика, причем группа выходов коммутатора соединена с группой информационных входов первого счетчика, группа

   разр дных выходов которого соединена с группой адресных входов блока пам ти микрокоманд , выход элемента И-НЕ соединен с информационным входом третьего триггера , второй выход блока синхронизации сое- динен с пр мым входом первого и первым входом второго элементов И, тактовыми входами второго и четвертого триггеров, выход модифицируемого разр да адреса блока пам ти микрокоманд соединен с первым входом второго элемента ИЛИ, выход которого соединен с третьим входом коммутатора , первый выход дешифратора соединен с первым входом третьего элемента ИЛИ, выход первого.мультиплексора соединен с первым входом четвертого элемента ИЛИ и вторым входом второго элемента ИЛИ, третий выход блока синхронизации соединен с тактовым входом регистра сдвига, группа выходов которого соединена с первой труп- пой входов блока сравнени  и с группой входов первого сумматора по модулю два, вход которого соединен с выходом четвертого элемента ИЛИ, второй вход которого соединен с выходом второго мультиплексо- ра, вход разрешени  которого соединен с выходом третьего элемента ИЛИ. второй выход дешифратора соединен с входами разрешени  блока сравнени  и первого счетчика, третий выход дешифратора соеди- нен с входом разрешени  первого мультиплексора , четвертый выход дешифратора соединен с вторыми входами второго элемента И и третьего элемента ИЛИ, выход второго элемента И соединен с тактовым входом второго счетчика, тактовый вход третьего триггера подключен к выходу конца команды регистра микроопераций, выход третьего триггера соединен с третьим входом первого элемента ИЛИ, выход четвертого триггера соединен с четвертым входом первого элемента ИЛИ и  вл етс  вторым выходом сигнала ошибки устройства , информационный вход четвертого триггера соединен с инверсным входом первого элемента И и подключен к выходу блока сравнени , выход первого сумматора по модулю два соединен с информационнным входом регистра сдвига, информационный вход второго триггера объединен с вторым инверсным входом первого элемента И и подключен к выходу второго сумматора по модулю два, выход первого элемента И соединен с тактовым входом первого счетчика, информационные входы второго мультиплексора подключены к выходам немодифицируемых и модифицируемого разр дов адреса и выходам микроопераций блока пам ти микрокоманд, втора  группа входов блока сравнени  подключена к выходам разр дов адреса блока пам ти микрокоманд , адресные входы второго мультиплексора подключены к выходам второго счетчика и выходам кода логических условий блока пам ти микрокоманд, входы элемента И-НЕ подключены к выходам кода логических условий блока пам ти микрокоманд , выходы регистра микроопераций и выходы разр дов меток кода логических условий модифицируемого и немодифицируемых разр дов адреса и выход контрольного разр да блока пам ти микрокоманд соединены с входами второго сумматора по модулю два, выходы разр дов меток блока пам ти микрокоманд соединены с входами дешифратора.

   олегои

   Фиг.З

   Фиг Л

   Фиг. 5

   4S

   3 ft