SU1656540A1 - Device for digital unit testing - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке устройств дл  диагностики цифровых схем. Цель изобретени  - повышение оперативности контрол . Устройство содержит сумматор 1 по модулю два, регистр 2 сдвига, генератор 4 импульсов, элемент И 7, счетчики 8, 10, триггер-9, блок 11 пам ти , блок 15 элементов И, схему 13 сравнени , элемент 14 задержки, индикатор 16. Изобретение позвол ет осуществл ть диагностику цифровых блоков за счет анализа сигнатур соответствующих неисправностей. 1 ил.The invention relates to computing and can be used in the development of devices for diagnosing digital circuits. The purpose of the invention is to increase the speed of control. The device contains an adder 1 modulo two, a shift register 2, a pulse generator 4, AND 7, counters 8, 10, trigger 9, memory block 11, AND block 15, comparison circuit 13, delay element 14, indicator 16. The invention allows diagnostics of digital blocks by analyzing the signatures of the corresponding faults. 1 il.

Description

ёyo

ОABOUT

ел о елate about eating

4 О4 o

Изобретение относитс  к вычислительной технике и может найти применение при разработке устройств дл  диагностики схем.The invention relates to computing and may find application in the development of devices for diagnosing circuits.

Цель изобретени  - повышение оперативности контрол .The purpose of the invention is to increase the speed of control.

На чертеже представлена схема устройства .The drawing shows a diagram of the device.

Устройство содержит сумматор 1 по модулю два, регистр 2 сдвига, контролируемый блок 3, генератор 4 импульсов, вход 5 запуска устройства, вход 6 сброса устройства , элемент И 7, счетчик 8, триггер 9, счетчик 10, блок 11 пам ти, схему 12 сравнени , элемент ИЛИ 13, элемент 14 задержки, блок 15 элементов И, индикатор 16.The device contains an adder 1 modulo two, a shift register 2, a controlled block 3, a generator of 4 pulses, a device start input 5, a device reset input 6, element 7, a counter 8, a trigger 9, a counter 10, a memory block 11, a circuit 12 comparison, element OR 13, element 14 of delay, block 15 elements AND, indicator 16.

Устройство работает следующим образом.The device works as follows.

Перед началом работы в устройство поступает сигнал по входу 6, который устанавливает в начальное состо ние регистр 2 сдвига, сбрасывает в нулевое состо ние счетчик 8, устанавливает в начальное состо ние контролируемый блок 3, в нулевое - триггер 9 и сбрасывает в нулевое состо ние счетчик 10.Before starting operation, the device receives a signal at input 6, which sets shift register 2 to the initial state, resets counter 8 to the zero state, monitors the controlled block 3 to the initial state, triggers 9 to the zero state and resets the counter to zero state ten.

Далее сигналом по входу 5 пуска триггер 9 устанавливаетс  в единичное состо ние , элемент И 7 открываетс  и импульсы с выхода генератора 4, проход  через элемент И 7, поступают на входы синхронизации регистра 2 сдвига, контролируемого блока 3 и на суммирующий вход счетчика 8, иницииру  их работу.Then, the trigger input 9 is set to a single state by the input signal 5 of the start, the AND 7 element opens and the pulses from the generator 4 output, the passage through the AND 7 element, arrive at the synchronization inputs of the shift register 2 monitored by the block 3 and to the summing input of the counter 8, initiating their work.

Двоичные числа, порождаемые автономным генератором, состо щим из регистра 2 сдвига, сумматора 1 и контролируемого блока 3, с группы выходов регистра 2 сдвига поступают на первую группу входов схемы 12 сравнени , на группу входов контролируемого блока 3 и на вторую группу входов сумматора 1. Контролируемый блок 3 реагирует на тестовые воздействи  в виде двоичных комбинаций на первую группу входов сумматора 1, участву  тем самым в формировании очередного тестового числа в регистре 2 сдвига. Таким образом, регистр 2 сдвига вместе с сумматором представл ет собой сигнатурный анализатор, сворачивающий выходную информацию контролируемого блока 3.Binary numbers generated by an autonomous generator consisting of shift register 2, adder 1 and controlled block 3, from the shift register 2 output groups are fed to the first input group of the comparison circuit 12, to the input group of the monitored block 3 and to the second input group of the adder 1. The controlled block 3 responds to test actions in the form of binary combinations on the first group of inputs of the adder 1, thereby participating in the formation of the next test number in the shift register 2. Thus, the shift register 2, together with the adder, is a signature analyzer that minimizes the output information of the monitored block 3.

При переполнении счетчика 8 импульс с его выхода поступает на вход сброса триггера 9, устанавлива  его в нулевое состо ние . Тем самым закроетс  элемент И 7, что прервет поступление тактовых импульсов в блоки устройства. Одновременно импульс переполнени  счетчика 8, проход  через элемент ИЛИ 13 и элемент 14 задержки, поступит на вход считывани  блока 11 пам ти и на управл ющий вход схемы 12 сравнени . Число, содержащеес  в регистре 2When the counter 8 overflows, the pulse from its output goes to the reset input of the trigger 9, setting it to the zero state. This closes the element And 7, which will interrupt the flow of clock pulses in the blocks of the device. At the same time, the overflow pulse of the counter 8, the passage through the OR element 13 and the delay element 14 will go to the read input of the memory unit 11 and to the control input of the comparison circuit 12. Number in register 2

сдвига, сравниваетс  с эталонной сигнатурой исправного контролируемого блока 3, наход щейс  в нулевой  чейке блока 11 пам ти. При совпадении указанных чисел наthe shift is compared with the reference signature of the healthy monitored block 3 located in the zero cell of the memory block 11. If the specified numbers match

выходе сравнени  блока 12 формируетс  сигнал, который поступает на управл ющий вход ключевой схемы 15, содержимое счетчика 10 поступает на блок 16 индикации. По вление на индикации нулевой информации говорит об исправности контролируемого блока 3.The comparison output of the block 12 generates a signal that is fed to the control input of the key circuit 15, the contents of the counter 10 are fed to the display block 16. The appearance of zero information on the display indicates the health of the monitored unit 3.

При несовпадении чисел сигнал несравнени  с выхода схемы 12 сравнени  поступает на суммирующий вход счетчика 10,If the numbers do not match, the signal of noncomparison from the output of the comparison circuit 12 is fed to the summing input of the counter 10,

увеличива  его содержимое на единицу. Одновременно этот сигнал с некоторой задержкой поступает на вход считывани  блока 11 пам ти и на управл ющий вход схемы 12 сравнени , вызыва  сравнение содержимого регистра 2 сдвига с содержимым очередной  чейки блока 11 пам ти.increasing its content by one. At the same time, this signal with a certain delay enters the read input of memory 11 and the control input of comparison circuit 12, causing a comparison of the contents of shift register 2 with the contents of the next cell of memory 11.

Таким образом, в процессе работы конечна  сигнатура, содержаща с  в регистре 2 сдвига, последовательно сравниваетс  сThus, during operation, the final signature contained in shift register 2 is sequentially compared to

сигнатурами конкретных неисправностей, хран щихс  в  чейках блока 11 пам ти. Если при очередном сравнении по витс  сигнал сравнени  на выходе схемы 12 сравнени , то это будет говорить об идентификации неисправности . Номер этой неисправности будет высвечен на индикаторе. Номер неисправности фактически совпадает с номером  чейки блока 11 пам ти и по нему оператор имеет возможность сразу установить неисправный элемент цифрового блока.signatures of specific faults stored in the cells of the memory block 11. If, during the next comparison, a comparison signal is obtained at the output of the comparison circuit 12, then this will indicate a failure identification. The number of this fault will be highlighted on the indicator. The number of the malfunction actually coincides with the cell number of the memory block 11 and, according to it, the operator can immediately determine the defective element of the digital block.

Claims (1)

Формула изобретени  Устройство дл  тестировани  цифровых блоков, содержащее сумматор по модулюClaims An apparatus for testing digital blocks comprising a modulo adder два, регистр сдвига, генератор импульсов, элемент И, триггер, два счетчика, блок пам ти , элемент ИЛИ, элемент задержки и схему сравнени , причем вход запуска устройства соединен с первым информационным входом триггера, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом первого счетчика , с входом синхронизации регистра сдвига и  вл етс  выходом устройства дл two, a shift register, a pulse generator, an AND element, a trigger, two counters, a memory block, an OR element, a delay element, and a comparison circuit, the device start input connected to the first trigger information input, the output of which is connected to the first input of the AND element, output which is connected to the counting input of the first counter, to the synchronization input of the shift register and is the output of the device for подключени  к информационному входу контролируемого устройства, группа выходов устройства дл  подключени  к выходам контролируемого блока соединена с первой группой входов сумматора по модулю 2,connecting to the information input of the monitored device, the group of outputs of the device for connecting to the outputs of the monitored block is connected to the first group of inputs of the modulo 2 adder, группа выходов которого соединена с группой входов регистра сдвига, группа выходов которого соединена с второй группой входов сумматора по модулю 2, выход генератора импульсов соединен с вторым выходом элемента И и с тактовым входом триггера,the group of outputs of which is connected to the group of inputs of the shift register, the group of outputs of which is connected to the second group of inputs of the modulo 2 adder, the output of the pulse generator is connected to the second output of the And element and to the clock input of the trigger, выход переполнени  первого счетчика соединен с первым входом элемента ИЛИ, второй вход которого и счетный вход второго счетчика соединены с выходом неравенства схемы сравнени , перва  группа входов которой соединена с группой выходов блока пам ти, группа адресных входов которого соединена с группой выходов второго счетчика , выход элемента ИЛИ через элемент задержки соединен с входом чтени  блока пам ти и с управл ющим входом схемы сравнени , отличающеес  тем, что, с целью повышени  оперативности контрол , устройство содержит блок элементов И и индикатор, причем вход сброса устройстваthe overflow output of the first counter is connected to the first input of the OR element, the second input of which and the counting input of the second counter are connected to the inequality output of the comparison circuit, the first group of inputs of which is connected to the output group of the memory unit, the group of address inputs of which is connected to the output group of the second counter, output the OR element is connected via a delay element to the reading input of the memory unit and to the control input of the comparison circuit, characterized in that, in order to increase the monitoring efficiency, the device contains an And cops and the indicator, wherein the device reset input 00 5five соединен с вторым информационным входом триггера и с выходами сброса первого и второго счетчиков регистра сдвига и  вл етс  выходом устройства дл  подключени  к входу сброса контролируемого блока, группа выходов второго счетчика соединена с группой информационных входов блока элементов И, управл ющий вход которого соединен с выходом равенства схемы сравнени , втора  группа входов которой соединена с группой выходов регистра сдвига, выходы блока элементов И соединены с входами индикатора, выход переполнени  первого , счетчика соединен с входом сброса триггера.connected to the second information input of the trigger and to the reset outputs of the first and second counters of the shift register and is the output of the device for connection to the reset input of the monitored block, the output group of the second counter is connected to the group of information inputs of the AND block whose control input is connected to the equality output comparison circuits, the second group of inputs of which is connected to the group of outputs of the shift register, the outputs of the block of elements I are connected to the inputs of the indicator, the output of the overflow of the first counter of en with trigger reset input.