SU1633463A1 - Устройство дл контрол оперативной конвейерной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и диагностики неисправностей оперативной пам ти конвейерного типа дл  высокопроизводительных вычислительных машин. Цель изобретени  - упрощение устройства и повышение достоверности контрол . Устройство содержит счетчик I адреса, мультиплексор 2 адресных разр дов, регистр 3 начального адреса, регистр 4 разр да адреса, блок 5 сравнени  данных, блок 6 управлени ,генератор 7 тактовых импульсов, регистр 8 конечного адреса, блок 9 сравнени  конечного адреса, регистр 10 команд, блок 11 задержки, регистр 12 данных, управл емый инвертор 13, буферный регистр 14, мультиплексор 15 данных, адресные входы 16 контролируемой оперативной буферной пам ти 17. Устройство имеет малые ап- па-ратные затраты, повышает достоверность контрол  благодар  программной настройке на различные тесты, области адресов и услови  работы и позвол ет работать с конвейерной пам тью. 3 ил. 1C (Л

Description

05 00 СО 4

оэ

00

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и диагностики неисправностей оперативной пам ти конвейерного типа дл  высокопроизводительных вычислительных машин

Цель изобретени  - упрощение устройст ва и повышение достоверности контрол 

На фиг 1 приведена структурна  схема устройства дл  контрол  оперативной

управл ющим входом 43 записи в РК. Выход блока 9 сравнени  конечного адреса соединен с входом 54 сигнала конечного адреса блока 9 управлени  Выход тактового генератора 7 соединен с входом 55 синхронизации блока 6 управлени 

Формат командного слова, загружаемого в РК, показан на фиг 2 Регистр команд содержит п ть разр дов, каждый из которых определ ет выполн емую опеконвейерной пам ти, на фиг 2 - формат 10 рацию или услови  ее выполнени  Опера- регистра команды, на фиг 3 - функциоци  осуществл етс  над всеми  чейками ОЗУ нальна  схема блока управлени 

Устройство дл  контрол  оперативной конвейерной пам ти содержит счетчик 1 адреса

с агресами между начальным и конечным Назначение разр дов РК следующее О - запись («1) или чтение («0) 56,

(СА), мультиплексор 2 адресных разр довопредел ет выполн емую операцию, 1 -раз (МПАР), регистр 3 начального адресарешение остановки по сигналу ошибки («1)

(РНА), регистр 4 разр да адреса (РРА),с первого выхода 57 БСД, 2 - разрешеблок 5 сравнени  данных (БСЛ), блок 6 правлени  (БУ), генератор 7 тактовых импульсов (ГТИ), регистр 8 конечного адреса (РКА), блок 9 сравнени  конечного адреса 20 реса из РНАЗ («1) 59, 4 - блокировка (БСКА), регистр 10 команд (РК), блок 11УИ 13 («О) 60

Блок управлени  (фиг 3) содержит следующие основные блоки триггеры 61 и 62, элемент И 63, триггер 64, элементы И 65- 67, элемент И - НЕ 68, элемент И 69, сдвиговый регистр 70, выход 71 блока управление остановки по сигналу конечного адреса («1) с выхода 58 БСКА, 3 - разрешение установки СА 1 кода начального ад адержки (БЗ), регистр 12 данных (РД), управл емый инвертор (УИ) 13, буферный регистр (БР) 14, мультиплексор 15 данных (МИД) Выход СА подключен к адресному входу 16 контролируемой оперативной конве- 25 йерной пам ти (ОЗУ) 17, информационному вхочу 18 МПАР, первому входу 19 БСКА, второму информационному входу 20 МПД На второй вход 21 БСХ поступает код с выхода РКА, а на первый информацион- ный вход 22 МПД - код с выхода БР Выход МПАР подключен к информационному входу 23 блока задержки Управл ющий вход БЗ соединен с входом 24 управлени  записью ОЗУ и выходом 25

ни , элементы И 72 и 73

Устройство дл  контрол  оперативной конвейерной пам ти работает следующим образом

Работа осуществл етс  в двух режимах, режиме настройки и режиме тестировани  В режиме настройки синхроимпульсы на буферный регистр и счетчик адреса не поступают Из внешнего управл ющего уст правлени  записью БУ Информационный - ройства (управл ющей вычислительной ма- вход 2Ь УИ подключен к выходу РД,шины) производитс  загрузка регистров устройства В РД12 загружаетс  слово данных, например, код «Все 1 или «Все О В РНА 3 помещают начальный, а в РКА 8 - конечный адрес тестируемой области пам управл ющий вход 27 - к выходу БЗ, а вход 28 блокировкиУ выходу 29

управлени  блокировкой БУ крвыи вход 30 БСД соединен с информационным выходом

ОЗУ, а второй вход 31 - с выходом УИ40 ти В РРА 4 загружают код, задающий

Первый выход БСД подключен к входу 32пропускание с информационного входа 18

сигнала ошибки, а второй выход - к входуМПАР на выход МПАР сигнал заданного

БР Информационные входы 33 РД, 34 РНА,разр да СА Последним производитс  запись

35 РРА, 36 РКА, 37 РК объединены пов РК 10 Сигнал записи в РК перевосоответствующим разр дам и  вл ютс  вхо-дит устройство в режиме тестировани 

дом ввода данных (ВВД) устройства Управл ющие входы записи 39 и РД, 40 в РНА, 41 в РРА. 42 в РКА 43 в РК и управл ющий вход 44 МПД подключены к шине 45 управлени , котора   вл етс  управл ющим входом устройства Управл ющий вход записи информации в СА подключен к выходу 46 задани  режима БУ Синхро- входы буферного регистра 47 и счетчика 48 адреса подключены к первому 49 и второму 50 синхровыходам БУ соответственно Выход

В режиме тестировани  происходит последовательное формирование адресов  чеек пам ти ОЗУ 17 в СА 1 и запись или считывание данных по этим адресам в соответствии с кодом, записанным в РК Дан- 50 ные на вход ОЗУ 17 поступают с выхода УИ 13, в котором происходит модул ци  кода, записанного в РД 12 Если на управл ющем входе 27 управл емого инвертора код «1 с выхода БЗ, то данные на информационном входе 26 проход т на выход УЧ

51требовани  обслуживани  ТО) подклю-55 в пр мом коде, а если «О, то - инверс- чен к блоку 6 управлени  Выход регистраном Код слова данных, записанный в РД 12 10 команд подключен к командному входутакже может быть пр мым или инверс52БУ Вход 53 запуска БУ соединен сным

управл ющим входом 43 записи в РК. Выход блока 9 сравнени  конечного адреса соединен с входом 54 сигнала конечного адреса блока 9 управлени  Выход тактового генератора 7 соединен с входом 55 синхронизации блока 6 управлени 

Формат командного слова, загружаемого в РК, показан на фиг 2 Регистр команд содержит п ть разр дов, каждый из которых определ ет выполн емую операцию или услови  ее выполнени  Опера- ци  осуществл етс  над всеми  чейками ОЗУ

реса из РНАЗ («1) 59, 4 - блокировка УИ 13 («О) 60

ние остановки по сигналу конечного адреса («1) с выхода 58 БСКА, 3 - разрешение установки СА 1 кода начального адБлок управлени  (фиг 3) содержит следующие основные блоки триггеры 61 и 62, элемент И 63, триггер 64, элементы И 65- 67, элемент И - НЕ 68, элемент И 69, сдвиговый регистр 70, выход 71 блока управлени , элементы И 72 и 73

Устройство дл  контрол  оперативной конвейерной пам ти работает следующим образом

дит устройство в режиме тестировани 

В режиме тестировани  происходит последовательное формирование адресов  чеек пам ти ОЗУ 17 в СА 1 и запись или считывание данных по этим адресам в соответствии с кодом, записанным в РК Дан- ные на вход ОЗУ 17 поступают с выхода УИ 13, в котором происходит модул ци  кода, записанного в РД 12 Если на управл ющем входе 27 управл емого инвертора код «1 с выхода БЗ, то данные на информационном входе 26 проход т на выход УЧ

Операции записи и чтени  осуществл ютс  следующим образом

При выполнении операции записи в РК загружаетс  код команды с «1 в разр де 0. Сигнал записи 43 в РК поступает на вход 53 блока 6 управлени  (фиг 3) и устанавливает триггер 61 в «1, подготавлива  пуск тестировани  Приход щий на вход 55 БУ тактовый импульс (ТИ) из ГТИ 7 заносит «1 в триггер 62 При этом триггер 61 сбрасываетс  в «О. Если установка начального адреса разрешена («1 в 3 разр де РК), то на выходе элемента И 63 по вл етс  сигнал записи в СА и происходит перезапись кода из РНА в СА, Следующий тактовый импульс установит триггер 62 в «О, а триггер 64 в «1 Сигнал «О с инверсного выхода триггера 64 запретит проход следующего ТИ через элемент И 65 Одновременно сигнал с пр мого выхода триггера 64 разрешает проход ТИ через элемент И 66 на синхровход 48 счетчика адре- са 1 СА подсчитывает эти ТИ, формиру  последовательность адресов Код адреса с выхода СА поступает на адресный вход 16 провер емой пам ти 17 Контрольные данные формируютс  на выходе УИ 13 и посту- пают на информационный вход ОЗУ Очередное слово данных формируетс  следующим образом. Код адреса с выхода СА 1 поступает на информационный вход 18 МПАР Управл ющий вход МПАР подключен к выходу РРА. Код в РРА задает разр д адре- са СА, который проходит с входа 18 на выход МПАР. Выходной сигнал МПАР поступает на информационный вход 23 блока 11 задержки

На выходе 25 БУ установлено значение «1 при записи и «О при чтении При записи БЗ пропускает сигнал на своем входе 23 без задержки Выходной сигнал БЗ поступает на управл ющий вход 27 УИ и модулирует в нем уровень выходного кода слова данных, записанного в РД 12

При достижении СА значени  конечного адреса на выходе БСКА 9 по вл етс  сигнал конечного адреса, который поступает на вход 54 БУ и, если в РК. в разр де 2 была «1, через элемент И 67 и ИЛИ 68 сбрасывает триггер 64 в «О, прекраща  за- пись в ОЗУ и останавлива  СА, т е происходит переход в режим настройки

При выполнении операции чтени  в РК загружаетс  код-команды с «О в разр де О По сигналу записи 43 в РК, как и при за- писи тестовых данных, устанавливаетс  в «1 триггер 61, а затем 62 После загруз- ки из РНА в СА кода начального адреса триггер 64 устанавливаетс  в «1 и на выходе 50 по вл ютс  импульсы продвижени  СА Сигнал «1 с выхода 25 БУ устанав- ливает блок задержки в режим задержки Кроме того, сигнал «1 с выхода триггера 64 поступает на сдвиговый регистр 70

Регистр 70 и БЗ создают задержку распространени  их входного информационного сигнзла, равную числу п ступеней (периодов задержки) конвейера провер емой оперативной пам ти 17 При возникновении сигнала конечного адреса на входе 54 БУ триггер 64 сбрасываетс  в «О, останавлива  СА, но сигнал «1 с выхода регистра 70 сдвига будет еще п периодов ТИ, обеспечива  прием по синхросигналам а выходе 49 БУ в буферный регистр 14 слов данных, находившихс  в процессе обработки в момент по влени  сигнала конечного адреса. Аналогично происходит остановка тестировани  при по влении сигнала ошибки на входе 32 БУ первого выхода БСД Этот сигнал формируетс  при ошибке в любом разр де считанного слова данных , в то врем  как в БР записываютс  «О (нет ошибки) или «1 (есть ошибка ) дл  каждого разр да отдельно Следовательно , после остановки по обнаруженной ошибке в БР наход тс  п слов, содержащих поразр дную информацию о несовпадающих с эталоном данных, а в СА находитс  адрес, где А0 - адрес  чейки пам ти, в которой обнаружена ошибка Разумеетс , остальные п - 1 слова также могут содержать обнаруженные ошибки Эти слова из БР, а также адрес и СА могут быть считаны через МПД на выход выво да данных (ВЫВД) устройства и прин ты в ЭВМ Продолжить тестирование дальше следует командой, в которой в 3 разр де РК содержитс  «О Сигна i разрешени  работы оперативной пам ти (ВУ - выбор устройства) подаетс  на ОЗУ с выхода 71 триггера 64 блока управлени  По этому сигналу ОЗУ принимает обращение в пам ть на обслуживание Синхроимпульсы дл  работы конвейера ОЗУ поступают в него с выхода 55 ГТИ

Если установить в «О 4 разр д РК, то операции записи и чтени  производ тс  через заблокированный УИ, т е код РД проходит на информационный вход ОЗУ без изменени . Это позвол ет выполнить проверку пам ти 17 тестом «Запись-чтение I и 0 и обнаружить все разр дные ошибки без вли ни  адресных, что упрощает диагностику неисправностей Остановки по ошибке и конечному адресу могут быть запре щены, установкой в «О соответствующих разр дов, что позвол ет вести аппаратурную настройку и визуальный контроль сигналов в пам ти с помощью осциллографа

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  оперативной конвейерной пам ти, содержащее счетчик адреса , выходы которого  вл ютс  адресными выходами устройства, мультиплексор адресных разр дов, информационные входы которого соединены с выходами счетчика адреса , регистр начального адреса, выходы которого соединены с информационными входами счетчика адреса, регистр разр да адреса , выходы которого соединены с управл ющими входами мультиплексора адресных разр дов, блока сравнени  данных, входы первой группы которого  вл ютс  информационными входами устройства, блок управуправлени , выходы управл емого инвертора соединены с входами второй группы блока сравнени  данных и  вл ютс  информационными выходами устройства, буферный регистр, информационный вход которого соединен с вторым выходом блока сравнени  данных, мультиплексор данных, информационные входы первой группы которого соединены с выходами буферного регистра, информационные входы второй группы мульных  вл ютс  выходами вывода данных устройства, соответствующие информационные ьходы регистра данных, регистра на- входом синх-чального адреса, регистра разр да адреса,

   ,,,„„,.„регистра конечного адреса и регистра команд объединены и  вл ютс  входами ввода данных устройства, входы синхронизации регистра данных, регистра начального адреса, регистра разр да адреса, релени , вход признака ошибки которого сое- 10 типлексора данных соединены с выходами динен с первым выходом блока сравнени  счетчика адреса, выходы мультиплексора дан- данных, выход управлени  записью блока управлени   вл етс  управл ющим выходом устройства, генератор тактовых импульсов, выход которого соединен с ронизации блока управлени , отличающеес  тем, что, с целью упрощени  устройства и повышени  достоверности контрол , оно содержит регистр конечного адреса, блок сравнени  конечного адреса, входы первой группы которого соединены с выходами счет- 20 гистра конечного адреса, регистра команд  в- чика адреса, входы второй группы блокал ютс  соответствующими входами синхросравнени  конечного адреса соединены с вы-низации устройства, управл ющий вход мульходами регистра конечного адреса, выход бло- типлексора данных  вл етс  входом за- ка сравнени  конечного адреса соединен сдани  режима устройства, вход задани 

   входом признака конечного адреса блока 2с Режима счетчика адреса соединен с выходом управлени , регистр команд, выходы кото-задани  режима блока управлени , входы

   рого соединены с входами задани  команд синхронизации буферного регистра и счетчи- блока правлени , блок задержки, информа-ка адреса соединены соответственно с перционный вход которого соединен с выходомвым и вторым выходами синхронизации бломультиплексора адресных разр дов, управ-ка управлени , выход требовани  обслужил ющий вход блока задержки соединен с вы- зо вани  блока управлени   вл етс  соответст- ходом правлени  записью блока управле-вующим выходом устройства, вход синхроуправлени , выходы управл емого инвертора соединены с входами второй группы блока сравнени  данных и  вл ютс  информационными выходами устройства, буферный регистр, информационный вход которого соединен с вторым выходом блока сравнени  данных, мультиплексор данных, информационные входы первой группы которого соединены с выходами буферного регистра, информационные входы второй группы мультиплексора данных соединены с выходами счетчика адреса, выходы мультиплексора дан- гистра конечного адреса, регистра команд  в- л ютс  соответствующими входами синхро

   ни , регистр данных, управл емый инвертор , информационные входы которого соединены с выходами регистра данных, управл ющий вход управл емого инвертора соединизации регистра команд соединен с входом запуска блока управлени , выход разрешени  работы пам ти блока управлени   вл етс  выходом обращени  устройства,

   пен с выходом блока задержки, вход бло- 35 вычод генератора тактовых импульсов  вл - кировки управл емого инвертора соединен сетс  выходом синхронизации оперативной

   выходом управлени  блокировкой блокапам ти.

   Разр д:

   низации регистра команд соединен с входом запуска блока управлени , выход разрешени  работы пам ти блока управлени   вл етс  выходом обращени  устройства,

   Фиг. 2