SU1633463A1 - Device for checking main pipeline-type memory - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и диагностики неисправностей оперативной пам ти конвейерного типа дл  высокопроизводительных вычислительных машин. Цель изобретени  - упрощение устройства и повышение достоверности контрол . Устройство содержит счетчик I адреса, мультиплексор 2 адресных разр дов, регистр 3 начального адреса, регистр 4 разр да адреса, блок 5 сравнени  данных, блок 6 управлени ,генератор 7 тактовых импульсов, регистр 8 конечного адреса, блок 9 сравнени  конечного адреса, регистр 10 команд, блок 11 задержки, регистр 12 данных, управл емый инвертор 13, буферный регистр 14, мультиплексор 15 данных, адресные входы 16 контролируемой оперативной буферной пам ти 17. Устройство имеет малые ап- па-ратные затраты, повышает достоверность контрол  благодар  программной настройке на различные тесты, области адресов и услови  работы и позвол ет работать с конвейерной пам тью. 3 ил. 1C (ЛThe invention relates to computing and can be used to monitor and diagnose faults in a conveyor-type memory for high-performance computers. The purpose of the invention is to simplify the device and increase the reliability of the control. The device contains an address I counter, a multiplexer 2 address bits, a start address register 3, an address discharge register 4, a data comparison block 5, a control block 6, a clock pulse generator 7, an end address register 8, a final address comparison block 9, a register 10 commands, delay unit 11, data register 12, controlled inverter 13, buffer register 14, data multiplexer 15, address inputs 16 of the controlled operational buffer memory 17. The device has low hardware costs, increases the reliability of control due to mm tuning for various tests, address areas and working conditions, and allows you to work with pipeline memory. 3 il. 1C (L

Description

05 00 СО 405 00 CO 4

оэoh

0000

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и диагностики неисправностей оперативной пам ти конвейерного типа дл  высокопроизводительных вычислительных машинThe invention relates to computing and can be used to monitor and diagnose faults in a pipeline-type memory for high-performance computers.

Цель изобретени  - упрощение устройст ва и повышение достоверности контрол The purpose of the invention is to simplify the device and increase the reliability of control.

На фиг 1 приведена структурна  схема устройства дл  контрол  оперативнойFig. 1 shows a block diagram of a device for controlling operational

управл ющим входом 43 записи в РК. Выход блока 9 сравнени  конечного адреса соединен с входом 54 сигнала конечного адреса блока 9 управлени  Выход тактового генератора 7 соединен с входом 55 синхронизации блока 6 управлени control input 43 records in the Republic of Kazakhstan. The output of the final address comparison block 9 is connected to the input 54 of the signal of the final address of the control block 9 The output of the clock generator 7 is connected to the synchronization input 55 of the control block 6

Формат командного слова, загружаемого в РК, показан на фиг 2 Регистр команд содержит п ть разр дов, каждый из которых определ ет выполн емую опеконвейерной пам ти, на фиг 2 - формат 10 рацию или услови  ее выполнени  Опера- регистра команды, на фиг 3 - функциоци  осуществл етс  над всеми  чейками ОЗУ нальна  схема блока управлени The format of the control word loaded into the RK is shown in Fig. 2. The instruction register contains five bits, each of which determines the memory card to be executed, in Fig. 2 - the format of the 10th radio or its execution conditions. - the function is carried out over all the cells of the RAM;

Устройство дл  контрол  оперативной конвейерной пам ти содержит счетчик 1 адресаThe device for controlling the operational conveyor memory contains a counter 1 address

с агресами между начальным и конечным Назначение разр дов РК следующее О - запись («1) или чтение («0) 56,with agresa between the initial and final Purpose of bits RK the following O - write ("1) or read (" 0) 56,

(СА), мультиплексор 2 адресных разр довопредел ет выполн емую операцию, 1 -раз (МПАР), регистр 3 начального адресарешение остановки по сигналу ошибки («1)(CA), the address multiplexer 2 determines the operation to be performed, 1 times (MAP), the initial address register 3 is the stop solution for the error signal ("1)

(РНА), регистр 4 разр да адреса (РРА),с первого выхода 57 БСД, 2 - разрешеблок 5 сравнени  данных (БСЛ), блок 6 правлени  (БУ), генератор 7 тактовых импульсов (ГТИ), регистр 8 конечного адреса (РКА), блок 9 сравнени  конечного адреса 20 реса из РНАЗ («1) 59, 4 - блокировка (БСКА), регистр 10 команд (РК), блок 11УИ 13 («О) 60(RNA), register of 4 bits of address (PPA), from the first output 57 of BSD, 2 - resolution block 5 data comparison (BSL), control block 6 (CU), generator 7 clock pulses (GTI), register 8 of the final address (PKA ), block 9 comparing the final address 20 of the res from RNAZ ("1) 59, 4 - blocking (BSKA), register of 10 commands (RC), block 11IW 13 (" O) 60

Блок управлени  (фиг 3) содержит следующие основные блоки триггеры 61 и 62, элемент И 63, триггер 64, элементы И 65- 67, элемент И - НЕ 68, элемент И 69, сдвиговый регистр 70, выход 71 блока управление остановки по сигналу конечного адреса («1) с выхода 58 БСКА, 3 - разрешение установки СА 1 кода начального ад адержки (БЗ), регистр 12 данных (РД), управл емый инвертор (УИ) 13, буферный регистр (БР) 14, мультиплексор 15 данных (МИД) Выход СА подключен к адресному входу 16 контролируемой оперативной конве- 25 йерной пам ти (ОЗУ) 17, информационному вхочу 18 МПАР, первому входу 19 БСКА, второму информационному входу 20 МПД На второй вход 21 БСХ поступает код с выхода РКА, а на первый информацион- ный вход 22 МПД - код с выхода БР Выход МПАР подключен к информационному входу 23 блока задержки Управл ющий вход БЗ соединен с входом 24 управлени  записью ОЗУ и выходом 25The control unit (FIG. 3) contains the following main blocks: triggers 61 and 62, element AND 63, trigger 64, elements 65-67, element AND-NOT 68, element And 69, shift register 70, output 71 of the control block, based on the final signal addresses (“1) from output 58 of BSCA, 3 — enable setting CA 1 of the initial ad-support code (KB), data register 12 (PD), controlled inverter (IC) 13, buffer register (BR) 14, data multiplexer 15 ( MFA) The output of the SA is connected to the address input 16 of the controlled operational conveyor memory 25 (RAM) 17, the information input of the 18 MAPA, the first input 1 9 BSKA, the second information input 20 MTD The second input 21 BSH receives the code from the RCA output, and the first information input 22 MTD - the code from the output BR The output MAPA is connected to the information input 23 of the delay unit Control input BZ is connected to input 24 control recording RAM and output 25

ни , элементы И 72 и 73nor, elements 72 and 73

Устройство дл  контрол  оперативной конвейерной пам ти работает следующим образомThe device for controlling the operational conveyor memory works as follows

Работа осуществл етс  в двух режимах, режиме настройки и режиме тестировани  В режиме настройки синхроимпульсы на буферный регистр и счетчик адреса не поступают Из внешнего управл ющего уст правлени  записью БУ Информационный - ройства (управл ющей вычислительной ма- вход 2Ь УИ подключен к выходу РД,шины) производитс  загрузка регистров устройства В РД12 загружаетс  слово данных, например, код «Все 1 или «Все О В РНА 3 помещают начальный, а в РКА 8 - конечный адрес тестируемой области пам управл ющий вход 27 - к выходу БЗ, а вход 28 блокировкиУ выходу 29The operation is carried out in two modes, the setup mode and the test mode. In the setup mode, the clock pulses on the buffer register and the address counter are not received. From the external control device, write the information management unit (the control computer 2B UI is connected to the output of the taxiway, bus ) the device registers are loaded. In RD12, the data word is loaded, for example, the code "All 1 or All All" The initial address is placed in the RNA 3, and the final address of the test area by the memory of control input 27 is placed to the output of the KB, and lock 28exit 29

управлени  блокировкой БУ крвыи вход 30 БСД соединен с информационным выходомcontrol blocking CU krvyi input 30 BSD connected to the information output

ОЗУ, а второй вход 31 - с выходом УИ40 ти В РРА 4 загружают код, задающийRAM, and the second input 31 - with the output of UI40; In the PPA 4, a code is loaded that sets

Первый выход БСД подключен к входу 32пропускание с информационного входа 18The first output BSD is connected to the input 32 from the information input 18

сигнала ошибки, а второй выход - к входуМПАР на выход МПАР сигнал заданногоerror signal, and the second output - to the input of the output signal to the output of the MAPD signal given

БР Информационные входы 33 РД, 34 РНА,разр да СА Последним производитс  записьBR Information inputs 33 RD, 34 RNA, bit Yes

35 РРА, 36 РКА, 37 РК объединены пов РК 10 Сигнал записи в РК перевосоответствующим разр дам и  вл ютс  вхо-дит устройство в режиме тестировани 35 PPA, 36 PKA, 37 RK are combined with RK 10 Signal signal in the RK is a corresponding discharge and the device enters the test mode.

дом ввода данных (ВВД) устройства Управл ющие входы записи 39 и РД, 40 в РНА, 41 в РРА. 42 в РКА 43 в РК и управл ющий вход 44 МПД подключены к шине 45 управлени , котора   вл етс  управл ющим входом устройства Управл ющий вход записи информации в СА подключен к выходу 46 задани  режима БУ Синхро- входы буферного регистра 47 и счетчика 48 адреса подключены к первому 49 и второму 50 синхровыходам БУ соответственно Выходdata input (VVD) house; Control input inputs 39 and RD, 40 in PHA, 41 in RFA. 42 in the RCA 43 in the Republic of Kazakhstan and the control input 44 of the MPD are connected to the control bus 45, which is the control input of the device. The control input of the information recording in the CA is connected to the output 46 of the mode setting. The clock inputs of the buffer register 47 and the address counter 48 are connected. to the first 49 and second 50 sync outputs of the CU respectively Output

В режиме тестировани  происходит последовательное формирование адресов  чеек пам ти ОЗУ 17 в СА 1 и запись или считывание данных по этим адресам в соответствии с кодом, записанным в РК Дан- 50 ные на вход ОЗУ 17 поступают с выхода УИ 13, в котором происходит модул ци  кода, записанного в РД 12 Если на управл ющем входе 27 управл емого инвертора код «1 с выхода БЗ, то данные на информационном входе 26 проход т на выход УЧIn the test mode, the addresses of the memory cells of RAM 17 in CA 1 are sequentially formed and the data on these addresses is written or read to these addresses in accordance with the code written in the RK. The data from RAM 17 are received from the output of IC 13, which is modulated of the code recorded in RD 12 If at the control input 27 of the controlled inverter the code "1 from the output of the BR", then the data at the information input 26 passes to the output of

51требовани  обслуживани  ТО) подклю-55 в пр мом коде, а если «О, то - инверс- чен к блоку 6 управлени  Выход регистраном Код слова данных, записанный в РД 12 10 команд подключен к командному входутакже может быть пр мым или инверс52БУ Вход 53 запуска БУ соединен сным51 requirements for maintenance) of the connection-55 in the direct code, and if "O, then - inverse to the control unit 6 Output by the registrar Data word code recorded in the RD 12 10 commands connected to the command input can also be direct or inverse52BU Input 53 startup of the CU is connected with

управл ющим входом 43 записи в РК. Выход блока 9 сравнени  конечного адреса соединен с входом 54 сигнала конечного адреса блока 9 управлени  Выход тактового генератора 7 соединен с входом 55 синхронизации блока 6 управлени control input 43 records in the Republic of Kazakhstan. The output of the final address comparison block 9 is connected to the input 54 of the signal of the final address of the control block 9 The output of the clock generator 7 is connected to the synchronization input 55 of the control block 6

Формат командного слова, загружаемого в РК, показан на фиг 2 Регистр команд содержит п ть разр дов, каждый из которых определ ет выполн емую операцию или услови  ее выполнени  Опера- ци  осуществл етс  над всеми  чейками ОЗУ The format of the control word loaded into the RK is shown in Fig. 2. The instruction register contains five bits, each of which determines the operation to be performed or the conditions for its execution. The operation is performed on all RAM cells

реса из РНАЗ («1) 59, 4 - блокировка УИ 13 («О) 60rez of RNAZ ("1) 59, 4 - lock UI 13 (" O) 60

ние остановки по сигналу конечного адреса («1) с выхода 58 БСКА, 3 - разрешение установки СА 1 кода начального адБлок управлени  (фиг 3) содержит следующие основные блоки триггеры 61 и 62, элемент И 63, триггер 64, элементы И 65- 67, элемент И - НЕ 68, элемент И 69, сдвиговый регистр 70, выход 71 блока управлени , элементы И 72 и 73stop signaling at the end address signal ("1) from output 58 BSCA, 3 - resolution of setting CA 1 of the initial ad block control code (Fig 3) contains the following main blocks: triggers 61 and 62, element 63, trigger 64, elements 65-67 , And element - NOT 68, element And 69, shift register 70, control block output 71, And elements 72 and 73

Устройство дл  контрол  оперативной конвейерной пам ти работает следующим образомThe device for controlling the operational conveyor memory works as follows

дит устройство в режиме тестировани dit device in test mode

В режиме тестировани  происходит последовательное формирование адресов  чеек пам ти ОЗУ 17 в СА 1 и запись или считывание данных по этим адресам в соответствии с кодом, записанным в РК Дан- ные на вход ОЗУ 17 поступают с выхода УИ 13, в котором происходит модул ци  кода, записанного в РД 12 Если на управл ющем входе 27 управл емого инвертора код «1 с выхода БЗ, то данные на информационном входе 26 проход т на выход УЧIn the test mode, the addresses of the memory cells of RAM 17 in CA 1 are sequentially formed and the data is written or written to these addresses in accordance with the code recorded in the RC. The data on the input of RAM 17 comes from the output of IC 13, in which the code is modulated recorded in RD 12 If the control input 27 of the controlled inverter is code "1 from the output of the BR, then the data at the information input 26 passes to the output of

Операции записи и чтени  осуществл ютс  следующим образомThe read and write operations are as follows.

При выполнении операции записи в РК загружаетс  код команды с «1 в разр де 0. Сигнал записи 43 в РК поступает на вход 53 блока 6 управлени  (фиг 3) и устанавливает триггер 61 в «1, подготавлива  пуск тестировани  Приход щий на вход 55 БУ тактовый импульс (ТИ) из ГТИ 7 заносит «1 в триггер 62 При этом триггер 61 сбрасываетс  в «О. Если установка начального адреса разрешена («1 в 3 разр де РК), то на выходе элемента И 63 по вл етс  сигнал записи в СА и происходит перезапись кода из РНА в СА, Следующий тактовый импульс установит триггер 62 в «О, а триггер 64 в «1 Сигнал «О с инверсного выхода триггера 64 запретит проход следующего ТИ через элемент И 65 Одновременно сигнал с пр мого выхода триггера 64 разрешает проход ТИ через элемент И 66 на синхровход 48 счетчика адре- са 1 СА подсчитывает эти ТИ, формиру  последовательность адресов Код адреса с выхода СА поступает на адресный вход 16 провер емой пам ти 17 Контрольные данные формируютс  на выходе УИ 13 и посту- пают на информационный вход ОЗУ Очередное слово данных формируетс  следующим образом. Код адреса с выхода СА 1 поступает на информационный вход 18 МПАР Управл ющий вход МПАР подключен к выходу РРА. Код в РРА задает разр д адре- са СА, который проходит с входа 18 на выход МПАР. Выходной сигнал МПАР поступает на информационный вход 23 блока 11 задержкиWhen performing a write operation in the RC, the command code is loaded from "1 to bit 0." The recording signal 43 in the RC is fed to the input 53 of the control unit 6 (FIG. 3) and sets the trigger 61 to "1, preparing the test start. The incoming to the input 55 of the BU a clock pulse (TI) from the GTI 7 sets the "1 to the trigger 62". At the same time, the trigger 61 is reset to the "O. If the initial address setting is enabled ("1 to 3 bits of the RK), then a write signal to the SA will appear at the output of the AND 63 element and the code will be overwritten from the PHA to the SA. The next clock pulse sets the trigger 62 to" O, and the trigger 64 “1 Signal” O from the inverted output of the trigger 64 prohibits the passage of the next TI through the element AND 65 At the same time, the signal from the direct output of the trigger 64 allows the TI to pass through the element AND 66 to the synchronous input 48 of the address counter 1 CA counts these TI, forming the sequence of addresses The address code from the output of the CA goes to the address in course 16 of the scanned memory 17 Control data are generated at the output of the IC 13 and are transferred to the information input of the RAM. The next data word is generated as follows. The address code from the CA 1 output goes to information input 18 of the MAPA. The control input of the MAPA is connected to the output of the PPA. The code in the PPA sets the address of the CA, which passes from input 18 to the output of the MAPA. The output signal MPAR is supplied to the information input 23 of the block 11 delay

На выходе 25 БУ установлено значение «1 при записи и «О при чтении При записи БЗ пропускает сигнал на своем входе 23 без задержки Выходной сигнал БЗ поступает на управл ющий вход 27 УИ и модулирует в нем уровень выходного кода слова данных, записанного в РД 12Output 25 of the CU is set to "1 when writing and" O when reading. When writing, the CG transmits a signal at its input 23 without delay. The output signal of the CG enters control input 27 of the CI and modulates the output code level of the data word written in RD 12

При достижении СА значени  конечного адреса на выходе БСКА 9 по вл етс  сигнал конечного адреса, который поступает на вход 54 БУ и, если в РК. в разр де 2 была «1, через элемент И 67 и ИЛИ 68 сбрасывает триггер 64 в «О, прекраща  за- пись в ОЗУ и останавлива  СА, т е происходит переход в режим настройкиWhen the CA reaches the end address at the output of BSCA 9, the signal of the final address appears, which is fed to the input 54 of the control unit and, if in the RK. in category 2, it was “1, through the element And 67 and OR 68 resets the trigger 64 to“ Oh, stopping the recording in RAM and stopping the CA, that is, it goes into the setup mode

При выполнении операции чтени  в РК загружаетс  код-команды с «О в разр де О По сигналу записи 43 в РК, как и при за- писи тестовых данных, устанавливаетс  в «1 триггер 61, а затем 62 После загруз- ки из РНА в СА кода начального адреса триггер 64 устанавливаетс  в «1 и на выходе 50 по вл ютс  импульсы продвижени  СА Сигнал «1 с выхода 25 БУ устанав- ливает блок задержки в режим задержки Кроме того, сигнал «1 с выхода триггера 64 поступает на сдвиговый регистр 70When a read operation is performed in the RC, the code command is loaded from “O to bit O” On the write signal 43 in the RoK, as well as when writing test data, it is set to “1 trigger 61, then 62 After downloading from PHA to The CA code of the initial address trigger 64 is set to "1 and output advance pulses appear at output 50. The signal" 1 from output 25 BU sets the delay unit to the delay mode. In addition, the signal "1 from the output of trigger 64 goes to the shift register 70

Регистр 70 и БЗ создают задержку распространени  их входного информационного сигнзла, равную числу п ступеней (периодов задержки) конвейера провер емой оперативной пам ти 17 При возникновении сигнала конечного адреса на входе 54 БУ триггер 64 сбрасываетс  в «О, останавлива  СА, но сигнал «1 с выхода регистра 70 сдвига будет еще п периодов ТИ, обеспечива  прием по синхросигналам а выходе 49 БУ в буферный регистр 14 слов данных, находившихс  в процессе обработки в момент по влени  сигнала конечного адреса. Аналогично происходит остановка тестировани  при по влении сигнала ошибки на входе 32 БУ первого выхода БСД Этот сигнал формируетс  при ошибке в любом разр де считанного слова данных , в то врем  как в БР записываютс  «О (нет ошибки) или «1 (есть ошибка ) дл  каждого разр да отдельно Следовательно , после остановки по обнаруженной ошибке в БР наход тс  п слов, содержащих поразр дную информацию о несовпадающих с эталоном данных, а в СА находитс  адрес, где А0 - адрес  чейки пам ти, в которой обнаружена ошибка Разумеетс , остальные п - 1 слова также могут содержать обнаруженные ошибки Эти слова из БР, а также адрес и СА могут быть считаны через МПД на выход выво да данных (ВЫВД) устройства и прин ты в ЭВМ Продолжить тестирование дальше следует командой, в которой в 3 разр де РК содержитс  «О Сигна i разрешени  работы оперативной пам ти (ВУ - выбор устройства) подаетс  на ОЗУ с выхода 71 триггера 64 блока управлени  По этому сигналу ОЗУ принимает обращение в пам ть на обслуживание Синхроимпульсы дл  работы конвейера ОЗУ поступают в него с выхода 55 ГТИRegister 70 and KB create a delay in the propagation of their input information signal equal to the number of steps (delay periods) of the checked RAM memory 17 When the signal of the final address at input 54 of the control unit occurs, trigger 64 is reset to "O, stop CA, but" 1 from the output of the shift register 70, there will still be n TI periods, providing reception on the clock signals and output 49 of the CU to the buffer register 14 data words that were in the process of processing at the moment the signal of the final address appeared. Similarly, testing stops at the occurrence of an error signal at input 32 of the CU of the first BSD output. This signal is generated when an error occurs in any of the read data words, while in the BR, "O (no error) or" 1 (there is an error) is recorded each bit separately. Therefore, after stopping by the detected error, there are n words in the BR that contain alternate information about data that do not match the standard, and the CA contains the address, where A0 is the address of the memory cell in which the error was detected. Of course, the remaining n - 1 word t These errors can also contain detected errors. These words from the BR, as well as the address and the CA, can be read through the MTD to the output of the data output (CALL) of the device and received into the computer. Continue testing followed by a command in which in 3 digits RK contains "O The memory i enable signal i (device selection) is fed to the RAM from the output 71 of the control unit trigger 64. By this signal, the RAM receives access to the memory for servicing the sync pulses for the operation of the RAM conveyor to it from the output 55 of the GTI

Если установить в «О 4 разр д РК, то операции записи и чтени  производ тс  через заблокированный УИ, т е код РД проходит на информационный вход ОЗУ без изменени . Это позвол ет выполнить проверку пам ти 17 тестом «Запись-чтение I и 0 и обнаружить все разр дные ошибки без вли ни  адресных, что упрощает диагностику неисправностей Остановки по ошибке и конечному адресу могут быть запре щены, установкой в «О соответствующих разр дов, что позвол ет вести аппаратурную настройку и визуальный контроль сигналов в пам ти с помощью осциллографаIf set to <RTI ID = 0.0> R4 </ RTI> bit, then the write and read operations are performed through the locked IC, i.e. the code of the PD is passed to the information input of the RAM without change. This allows you to perform a memory check 17 with the “Write-read I and 0” test and detect all bit errors without affecting the address ones, which simplifies troubleshooting. Stops by error and the final address can be prohibited by setting “On the corresponding bits, what allows to conduct hardware setup and visual control of signals in memory using an oscilloscope

Claims (1)

Формула изобретени Invention Formula Устройство дл  контрол  оперативной конвейерной пам ти, содержащее счетчик адреса , выходы которого  вл ютс  адресными выходами устройства, мультиплексор адресных разр дов, информационные входы которого соединены с выходами счетчика адреса , регистр начального адреса, выходы которого соединены с информационными входами счетчика адреса, регистр разр да адреса , выходы которого соединены с управл ющими входами мультиплексора адресных разр дов, блока сравнени  данных, входы первой группы которого  вл ютс  информационными входами устройства, блок управуправлени , выходы управл емого инвертора соединены с входами второй группы блока сравнени  данных и  вл ютс  информационными выходами устройства, буферный регистр, информационный вход которого соединен с вторым выходом блока сравнени  данных, мультиплексор данных, информационные входы первой группы которого соединены с выходами буферного регистра, информационные входы второй группы мульных  вл ютс  выходами вывода данных устройства, соответствующие информационные ьходы регистра данных, регистра на- входом синх-чального адреса, регистра разр да адреса,A device for controlling an operative conveyor memory containing an address counter whose outputs are address outputs of the device, an address bit multiplexer, whose information inputs are connected to the outputs of an address counter, a start address register, which outputs are connected to the information inputs of an address counter, the bit register the addresses whose outputs are connected to the control inputs of the multiplexer address bits, the data comparison unit, the inputs of the first group of which are information inputs The units, the control unit, the outputs of the controlled inverter are connected to the inputs of the second group of the data comparison unit and are information outputs of the device, the buffer register, whose information input is connected to the second output of the data comparison unit, the data multiplexer, the information inputs of the first group of which are connected to the outputs of the buffer the register, the information inputs of the second mural group are the data output outputs of the device, the corresponding information inputs of the data register, the input register m-sync starting address, register address discharge, ,,,„„,.„регистра конечного адреса и регистра команд объединены и  вл ютс  входами ввода данных устройства, входы синхронизации регистра данных, регистра начального адреса, регистра разр да адреса, релени , вход признака ошибки которого сое- 10 типлексора данных соединены с выходами динен с первым выходом блока сравнени  счетчика адреса, выходы мультиплексора дан- данных, выход управлени  записью блока управлени   вл етс  управл ющим выходом устройства, генератор тактовых импульсов, выход которого соединен с ронизации блока управлени , отличающеес  тем, что, с целью упрощени  устройства и повышени  достоверности контрол , оно содержит регистр конечного адреса, блок сравнени  конечного адреса, входы первой группы которого соединены с выходами счет- 20 гистра конечного адреса, регистра команд  в- чика адреса, входы второй группы блокал ютс  соответствующими входами синхросравнени  конечного адреса соединены с вы-низации устройства, управл ющий вход мульходами регистра конечного адреса, выход бло- типлексора данных  вл етс  входом за- ка сравнени  конечного адреса соединен сдани  режима устройства, вход задани ,,, „„ ,. ”the end address register and the command register are combined and are the data input inputs of the device, the synchronization inputs of the data register, the initial address register, the address register of the address, relation, the input of the error sign of which is connected to the outputs are dinene with the first output of the address counter comparison unit, the outputs of the data multiplexer, the control output of the control unit is the control output of the device, the clock generator, the output of which is connected to the control unit characterized in that, in order to simplify the device and increase the reliability of the control, it contains the end address register, the end address comparison unit, the inputs of the first group of which are connected to the outputs of the 20 address final register, the register of the address address command, the inputs of the second group blocking the corresponding sync comparison input addresses of the final address are connected to the device output, controlling the input of the multi-input register of the final address, the output of the data blocker is the input of the comparison of the final address with Single device mode input, job input входом признака конечного адреса блока 2с Режима счетчика адреса соединен с выходом управлени , регистр команд, выходы кото-задани  режима блока управлени , входыthe input of the sign of the final address of the block 2c of the Mode of the address counter is connected to the control output, the command register, the outputs that specify the mode of the control block, the inputs рого соединены с входами задани  команд синхронизации буферного регистра и счетчи- блока правлени , блок задержки, информа-ка адреса соединены соответственно с перционный вход которого соединен с выходомвым и вторым выходами синхронизации бломультиплексора адресных разр дов, управ-ка управлени , выход требовани  обслужил ющий вход блока задержки соединен с вы- зо вани  блока управлени   вл етс  соответст- ходом правлени  записью блока управле-вующим выходом устройства, вход синхроуправлени , выходы управл емого инвертора соединены с входами второй группы блока сравнени  данных и  вл ютс  информационными выходами устройства, буферный регистр, информационный вход которого соединен с вторым выходом блока сравнени  данных, мультиплексор данных, информационные входы первой группы которого соединены с выходами буферного регистра, информационные входы второй группы мультиплексора данных соединены с выходами счетчика адреса, выходы мультиплексора дан- гистра конечного адреса, регистра команд  в- л ютс  соответствующими входами синхроconnected to the inputs of the command setting of the buffer register and the control unit counter, the delay unit, the address information is connected respectively to the perpendicular input of which is connected to the output and second synchronization outputs of the address multiplier of the multiplexer, the control output, the output of the request the servicing input the delay unit is connected to the control unit's control output; it is the corresponding control flow of the control unit's control output; the sync control input; the outputs of the controlled inverter These are the information outputs of the device, the buffer register, the information input of which is connected to the second output of the data comparison block, the data multiplexer, the information inputs of the first group of which are connected to the outputs of the buffer register, the information inputs of the second group of data multiplexer are connected with the outputs of the address counter, the outputs of the end-address multiplexer of the dygister, the command register are associated with the corresponding sync inputs ни , регистр данных, управл емый инвертор , информационные входы которого соединены с выходами регистра данных, управл ющий вход управл емого инвертора соединизации регистра команд соединен с входом запуска блока управлени , выход разрешени  работы пам ти блока управлени   вл етс  выходом обращени  устройства,No, a data register controlled by an inverter, the information inputs of which are connected to the outputs of the data register, the control input of the controlled inverter of the command register connecting is connected to the start input of the control unit, the memory enable output of the control unit is the device access output, пен с выходом блока задержки, вход бло- 35 вычод генератора тактовых импульсов  вл - кировки управл емого инвертора соединен сетс  выходом синхронизации оперативнойpins with the output of the delay unit, the input block of the generator of the clock pulses of the ventilation of the controlled inverter is connected to the network by the synchronization output of the operational выходом управлени  блокировкой блокапам ти.control blocking blocking output. Разр д:Size: низации регистра команд соединен с входом запуска блока управлени , выход разрешени  работы пам ти блока управлени   вл етс  выходом обращени  устройства,the command register is connected to the start input of the control unit; the memory enable output of the control unit is the device access output; Фиг. 2FIG. 2