SU1120412A1 - Запоминающее устройство с контролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ, содержащее блок пам ти, выходы которого подключены к входам первого регистра, а входы управлени к выходам группы блока зшравлени , пе-рвьй вых,РД которого соединен с управл ющим входом первого регистра, второй выход - с управл ющим входом выходного коммутатора, а третий выход и входы первой групйы блока управлени   вл ютс  соответственно первым выходом и входами управлени  устройства , выходы первой группь первого регистра подключены к входам первой группы блока контрол , а вторые выходы первого регистра - к входам второй группыблока контрол  и выходного коммутатора, входы первой группы которого соединены с выходами группы блока контрол , выходы выходного коммутатора  вл ютс  информационными выходами устройства, адресные и информационные входы первой группы блока пам ти  вл ютс  соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к выходам входного коммутатора, входы первой группы которого соединены с выходами блока кодировани , входы которого подключены к информационным входам первой группы блока пам ти, первый и второй выходы блока контрол   вл ютс  соответственно вторым и третьим выходами управлени .устройства, отличающе ес  тем, что, с целью упрощени  устройства, в него введены дешифратор и второй регистр, -причем входы дешифратора соединены | с адресньми входами блока пам ти, ND а выходы - с входами второй группы э блока управлени , входы второго ; 42 регистра подключены к информационным входам первой группь блока пам ти, | .управл ниций вход - к четвертому в|.коto 1ду блока управлени , выход второго ; регистра - к управл ющему входу, а выходы группы - к входам второй группы входного коммутатора соответственно

Description

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах, осуществл ющих аппаратно-программный контроль запоминающих устройств.

Известно устройство дл  контрол  оборудовани  пам ти, содержащее пам ть , регистры входной, управл ющей и выходной информации, узел управлени  пам тью, формирователи контрольных разр дов, дополнительные приемники и передатчики дл  контрольных раз.р дов и узлы контрол  входной и выходной информации m

Недостатком этого устройства  ви етс  невозможность осуществлени  )проверки узлов контрол  без наличи  дополнительных шин интерфейса и дополнительного приемо передающего оборудовани  дл  приема и передачи контрольных разр дов.

Наиболее близким по техничеакой сущности к изобретению  вл етс  устройство дл  тестовой проверки пам ти содержащее регистр управл ющей информации , регистр входных данных, ре- гистр чтени  данных; регистр выходных данных, узлы контрол  входных и выходных данных, узел управлени  пам тью, первый и второй узел формироаани -контрольных разр дов, пам ть входной и выходной коммутаторы. Информационные входы .входного коммутатора , подключенного своим выходом к второму информационному входу пам ти соединены соответственно с выходом первого узла формировани  контрольных разр дов и третьим выходом регистра управл ющей информации. Информа1 ионные входы выходного коммутатора, соединенного выходом с входом контрольных разр дов выходного регистра данных , соединены соответственно с выходом второго узла формировани  контрольных разр дов и выходом контрольных разр дов регистра чтени  данных. Управл ющие входы входного и выходного коммутаторов подкхпочены соответственно к второму и третьему выходам узла управлени  пам тью 21.

Недостатком известного устройства  вл етс  необходимость наличи  дополнительных шин интерфейса дл  передачи контрольных разр дов и невозможность проверки оборудовани  без этих шин. Кроме того, выбор комбинации контрольных разр дов ограничен .областью свободных адресов пам ти, не

зан тых программой, так как контрольные разр ды соответствуютотдельньм разр дам адреса. Недостатком устройства  вл етс  также то, что дл  зада|ни  контрольных разр дов при проверке используетс  часть разр дов адреса , что делает невозможным проверку оборудовани  при небольшом объеме пам ти, т.е. малом количестве адресных шин, либо дл  осуществлени  такой проверки требуютс  дополнитеЛьные шины и дополнительные приемопередающее оборудование.

Целью изобретени   вл етс  упрощение устройства.

Поставленна  цель достигаетс  тем, что в запоминающее устройство с контролем , содержащее блок пам ти, выходы которого подключены к входам первого регистра, а входы управлени  - к выходам группы блока управлени , первый выход которого соединен с управл ющим входом первого регистра, второй выход - с управл ющим входом выходного коммутатора, а третий выход и входы . группы блока управлени   вл ютс  соответственно первьм выходом и входами управлени  устройства, выходы первой группы первого регистра подключены к входам первой группы блока контрол , а вторые выходы первого регистра - к входам второй группы блока контрол  и выходного коммутатора , входы первой группы которого соединены с выходами группы блока контрол , выходы выходного коммутатора  вл ютс  информационными выходами устройства, адресные и информационные входы первой группы блока пам ти  вл ютс  соответственно адресными и ин формационными входами устройства, информационные входы второй группы подключены к выходам входного кс ммутатора , входы первой группы которого соединены с выходами блока кодировани , входы которого подключены к информационным входам первой группы блока пам ти, первый и второй выходы блока контрол   вл ютс  соответственно вторым и третьим выходами управлени  устройства, в него введены дешифратор и второй регистр, причем входы дешифратора соединены с адресньми входами блока пам ти, а выходы - с входами второй груцпы блока управлени , входы второго регистра подключены к информационньм входам первой группы блока пам ти, управл н ций

вход - к четвертому выходу блока управлени  выход второго регистра к управл ющему входу, а выходы группы - к входам второй группы входного коммутатора соответственно. 5

На фиг. 1 представлена схема предлагаемого устройства; на фиг. 2 схема блока управлени .

Устройство содержит дешифратор 1, блок 2 управлени , второй регистр 3, ю блок 4 кодировани , входной коммута|Тор 5, блок 6 пам ти, первый регистр 7, блок 8 контрол , выходной коммутатор 9. Второй регистр 3 содержит бит 10 управлени  входньм комму- 15 атором 5 и группу бит 11 дл  записи задаваемых контрольных разр дов. Первый регистр 7 содержит группу 12 информационных разр дов и группу 13 контрольных разр дов. Устройство 20 такде содержит входы 14 управлени , адресные входа 1 15, информационные входы 16, выходы 17 управлени  (шина ответа, шина 18 многократной ошибки, шина 19 одиночной ошибки) 25 и информационные выходы 20.

Блок 2 управлени  (фиг. 2) содержит группу элементов И 21-26, элемент НЕ 27, линию 28 задержки, формирователи 29 и 30 сигналов и эле- зо мент ИЛИ 31.

Блок управлени  работает следующим образом.

На вход 14,1. поступает код операции записи, на вход 14.2 - сигнал ,с обращени , на вход 14.3- код операции чтени .

При обращении к адресу пам ти по сигналу обращени , доступающему на первый вход элемента И 21, произво- 0 дитс  запуск линии 28 задержки. Формирователи 29 и 30 вырабаытвают сигналы синхронизации пам ти. При выполнении операции затшси элемента И 23, на вход которого поступает код one- 45 рации записи 14,1, формируетс  способ записи, поступающий в блок 6 пам ти а элемент И 25 вьфабатывает строб занесени  данных в регистр 3 с щины 16 входных данных. При выпрл- 50 нении операции чтени  элемент И 24 формирует строб регистра 7 выходной информа-ции, а элемент И 26 вырабатывает сигнал управлени  коммутатором 9, переключа  его на передачу 55 информации с регистра 7 При выполнении операций чтени  и записи на выод 17 через элемент ИЛИ 31 с линии 28 задержки вьщаетс  сигнал ответа . При обращении к диагностике элемент И 21 блокируетс  элементом НЕ 27 по сигналу, поступающему от дешифратора 1, и запуск линии задержки не происходит. Элемент И 22 разрешает при этом работу цепей управлени  диагностикой. Дешифратор неисправного разр да выполн етс , например, на ИМС К155ИДЗ.

Устройство работает следующим образом. .

При выполнении операции записи информационные разр ды с информационных входов 16 и контрольные разр ды, поступающие через входной коммутатор 5 от блока 4 кодировани , записываютс  в блок 6 пам ти по адресу, задаваемому по адресным входам 15, при помощи сигналов синхронизации, которые вырабатывает блок 2 управлени .

При выполнении операции чтени  информационные и контрольные раз рды , считанные из. блока 6 пам ти, по стробу, вырабатываемому блоком 2 управлени , занос тс  в первый ре- гистр 7. Блок контрол , на первые входы которого поступают информационные разр ды с первого регистра 7, а на вторые входы - контрольные разр ды с того же регистра, производит контроль считанной информации. В .слу чае необходимости корректирует ее, и через выходной коммутатор 9 по информационным выходам выдает ее в процессор , а также у1ведомл е т процессор о наличии одиночньк или многократных ошибок в считанной информации путем выработки сигналов на выходах 19 и 18 управлени  соответственно.

При проверке узлов контрол  пам ти по адресу второго регистра производитс  занесение бита 10 упр лени  входньм коммутаторе 5 и, кроме того, заг писываютс  задаваемые контрольные разр ды 11. Затем осуществл етс  запись информации по какому-либо адресу в пам ть. При этом вместо.контрольных разр дов, выработанных блоком 8 контрол , в пам ть записываютс  контрольные разр ды, которые хран тс  во втором регистре 3.

Таким образом, можно задать любую комбинацию информационных и контрольных разр дов и записать ее в блок .6 пам ти. После записи производитс  чтение информации из блока 6 пам ти $ 11 при этом блок 8 контрол  обнаруживает несоответствие между контрольньми и информационными разр дами, уведомл ет процессор о наличии одиночных или многократных ошибок и при возможности корректирует считанную информацию с последующей ее вьщачей в процессор . После поступлени  всех зтих сигналов процессор делает заключение о правильности работы блока 8 контро При проверке блока 4 кодировани  . производитс  запись известной информации в блок 6 пам ти. Бит 10 второ го регистра при этом сбрс пен, и в блок 6 пам ти записьшаютс  контрольные разр ды, сформированные блоком 4 кодировани . Затем производитс  чтение информации из блока 6 пам ти с последующим контролем и вьщачей информации в процессор. После этого 2 производитс  чтение по адресу диагностики . При этом в процессор через выходной коммутатор 9 будут вьщаны контрольные разр ды, хран щиес  в первом регистре, по тем же информационных выходам. Сравнива  полученные (Контрольные разр ды с вычисленньми дл  известной информации,.определ ют правильность функционировани  блока 4 кодировани . Кроме того, задава  и записыйа  контрольные разр ды в блок 6 пам ти с последующим их чтением, можно проверить правильность функционировани  той части блока пам ти, в которой хран тс  контрольные разр ды. Таким образом, предлагаемое устройство позвол ет произвести полную проверку узлов контрол , пам ти без введени  дополнительных информационных выходов устройства.

Ф(/г.2

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ, содержащее блок памяти, выходы которого подключены к входам первого регистра, а входы управленияк выходам группы блока управления, первый выход которого соединен с управляющим входом первого регистра, второй выход - с управляющим входом выходного коммутатора, а третий выход и входы первой группы блока управления являются соответственно первым выходом и входами управления устройства, выходы первой группы первого регистра подключены к входам первой группы блока контроля, а вторые выходы первого регистра - к входам второй группы'блока контроля и выходного коммутатора, входы первой группы которого соединены с выходами группы блока контроля, выходы выходного коммутатора являются информационными выходами устройства, адресные и информационные входы первой группы блока памяти являются соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к выходам входного коммутатора, входы первой группы которого соединены с выходами блока кодирования, входы которого подключены к информационным входам первой группы блока памяти, первый и второй выходы блока контроля являются соответственно вторым и третьим выходами управления.устройства, отличающе еся тем, что, с целью упрощения устройства, в него введены дешифратор и второй регистр, -причем входы дешифратора соединены с адресными входами блока памяти, а выходы - с входами второй группы 'блока управления, входы второго регистра подключены к информационным входам первой группы блока памяти, ί мА .управляющий вход - к четвертому выхо- го |ду блока управления, выход второго регистра - к управляющему входу, а выходы группы - к входам второй группы входного коммутатора соответственно f