SU1598167A1 - Synchronous binary counter - Google Patents

Abstract

Изобретение относитс  к дискретной и импульсной технике. Цель изобретени  - повысить быстродействие счетчика. Каждый I-й разр д счетчика содержит два коммутирующих и один выходной триггеры, построенные на элементах И - НЕ. Цель изобретени  достигаетс  за счет введени  четырех элементов И - НЕ, формирующих сигналы переполнени  счетчика и группового переноса, дополнительных входов в элементы И - НЕ выходных и коммутирующих триггеров. 1 ил.The invention relates to discrete and impulse technology. The purpose of the invention is to increase the speed of the counter. Each I-th digit of the counter contains two commuting and one output triggers, built on the elements AND - NOT. The purpose of the invention is achieved by introducing four AND-NOT elements, generating counter overflow signals and group transfer, additional inputs to AND-NOT output and switching triggers. 1 il.

Description

Изобретение относитс  к дискретной и импульсной технике и может найти применение в различных вычислительных устройствах дл  счета импульсов,The invention relates to the discrete and pulse technology and can be used in various computing devices for pulse counting,

Целью изобретени   вл етс  повышение быстродействи  счетчика.The aim of the invention is to increase the speed of the counter.

На чертеже изображена функциональна  схема 4-разр дного синхронного двоичного счетчика.The drawing shows a functional diagram of a 4-bit synchronous binary counter.

Счетчик содержит элементы И-НЕ 1-1- 1-4: 2-1-2-4: 3-1-3-4.- 4-1-4-4; 5-1-5-4:6-1-6- 4;7-10.The counter contains the elements AND-NOT 1-1- 1-4: 2-1-2-4: 3-1-3-4 .- 4-1-4-4; 5-1-5-4: 6-1-6-4; 7-10.

В каждом разр де выход элемента 1 соединен с первым входом элемента 2, а в первом разр де - и с вторым входом элемента 6. выход элемента 2 соединен с первыми входами элементов 1 и 3. выход элемента 3 соединен с первым входом элемента 4. а выход последнего - с первым входом элемента 5. В первом разр де выход 4-1 соединен также с третьим входом элемента 1-1. Выход элемента 5 в каждом разр де соединен с первым входом элемента 6 и  вл етс  пр мым выходом разр да счетчика . Выход элемента 6  вл етс  инверсным выходом разр да счетчика и соединен с вторым входом элемента 2 своего разр да. JaK- товый вход Т счетчика соединен с вторыми входами элементов 1-1-1-4. 4-1-4-4. 7 и 10. Выход элемента 2-1 соединен с третьими входами элементов 2-2 - 2-4 и с вторым входом элемента 8. Выход элемента 2-2 соединен с четвертыми входами элементов 2- 3 и 2-4 и с третьим входом элемента 8. четвертый вход которого подключен к п тому входу элемента 2-4 и к выходу элемента 2-3. а выход элемента 2-4 соединен с п тым входом элемента 8. Кроме того, выход элемента 4-3 подключен к второму входу элемента 6-2. выход элемента 4-4 - к второму входу элемента 6 и к третьему входу элемента 6-2. выход элемента 10 соединен с четвертым входом элемента 6-2. с третьим входом элемента 6-3 и с вторым входомIn each discharge, the output of element 1 is connected to the first input of element 2, and in the first discharge to the second input of element 6. The output of element 2 is connected to the first inputs of elements 1 and 3. The output of element 3 is connected to the first input of element 4. a the output of the latter is with the first input of the element 5. In the first discharge, the output 4-1 is also connected to the third input of the element 1-1. The output of element 5 in each bit is connected to the first input of element 6 and is the direct output of the discharge of the counter. The output of element 6 is the inverse output of the counter discharge and is connected to the second input of the element 2 of its discharge. JaK-to-T input of the counter is connected to the second inputs of the elements 1-1-1-4. 4-1-4-4. 7 and 10. The output of element 2-1 is connected to the third inputs of elements 2-2 - 2-4 and to the second input of element 8. The output of element 2-2 is connected to the fourth inputs of elements 2-3 and 2-4 and to the third input of the element 8. whose fourth input is connected to the second input of element 2-4 and to the output of element 2-3. and the output of element 2-4 is connected to the fifth input of element 8. In addition, the output of element 4-3 is connected to the second input of element 6-2. the output of the element 4-4 to the second input of the element 6 and to the third input of the element 6-2. the output of element 10 is connected to the fourth input of element 6-2. with the third input of element 6-3 and with the second input

СОWITH

сwith

ел ю схate yu cx

5five

4f4f

элемента 6-4, а выход элемента 9  вл етс  выходом сигнала переноса счётчика Каждый из элементов 4-1-4-4 содержит по m дополнительных входов, причем j-e дополнительные входы этих элементов соединены между собой, с 0+2)-м входом элемента 1U и с J-M входом 11 переноса счетчика/element 6-4, and the output of element 9 is the output of the transfer signal of the counter. Each of the elements 4-1-4-4 contains m additional inputs, and je additional inputs of these elements are interconnected, with 0 + 2) -m input element 1U and with JM input 11 transfer counter /

Синхронный двоичный счетчик работает следующим образом.Synchronous binary counter works as follows.

Пусть исходное состо ние счетчика - нулевое, т.е. a-iaaaaai 0000, а на шине Т - сигнал логического нул . В этом состо нии все элементы 1 и 4 и элементы 7 и 10 поддерживают на выходах сигнал логической 1 . а элементы 2-2 - 2-4 и элемент 8 заперты сигналом О с выхода элемента 2-1. Закрытые состо ни  элементов 4-2 - 4-4 (и элемента 10) поддерживаютс  сигналамиLet the initial state of the counter be zero, i.e. a-iaaaaai 0000, and on bus T - a signal of logical zero. In this state, all elements 1 and 4 and elements 7 and 10 support a logical 1 signal at the outputs. and elements 2-2 to 2-4 and element 8 are locked with a signal O from the output of element 2-1. The closed states of elements 4-2 through 4-4 (and element 10) are maintained by signals

0с выходов элементов 3-2:3-4 (и элемента 9).0c outputs of elements 3-2: 3-4 (and element 9).

С приходом первого счетного импульса Т-1 открываетс  только элемент 4-1 устанавлива  в 1 первый выходной триггер счетчика: а4аза2а1 0001. После этого элемент 2-1 приобретает на выходе состо ниеWith the arrival of the first counting pulse T-1, only element 4-1 is opened; the first output trigger of the counter is set to 1: а4аза2а1 0001. After that, element 2-1 acquires the output state

1, разреша  работу элементов 2-2 - 2-4 и 8. которые заперты сигналами О с выходов элементов 2-1 - 1-4 и 7, сработавших по Т - 1. Во врем  паузы (Т 0) запираютс  элементы 1-1 - 1-4, 4-1 - 4-4 и 7,10, а на выходе элемента 2-2 по вл етс  сигнал О запирающий элементы 2-3, 2-4 и 8 По второму счетному импульсу счетчик принимает состо ние 0010. Заметим, что первый разр д счетчика представл ет собой извест- ную схему Dt-триггера на основе трех триггеров , которые работают в счетном режиме независимо от состо ний элементов остальных разр дов. Во врем  второй паузы () вырабатываетс  запрещающий уровень О1, allowing the operation of elements 2-2 to 2-4 and 8. which are locked with signals O from the outputs of elements 2-1 to 1-4 and 7, triggered by T to 1. During a pause (T 0), elements 1-1 are locked - 1-4, 4-1 - 4-4 and 7.10, and at the output of element 2-2, a signal O appears; the locking elements 2-3, 2-4 and 8. On the second counting pulse, the counter assumes the state 0010. Note that the first digit of the counter is a known Dt-flip-flop circuit based on three triggers that operate in the counting mode, regardless of the states of the elements of the remaining bits. During the second pause (), a prohibitory level O is generated.

с выхода элемента 2-1. а по третьему счетчик г1ринимает состо ние 0011. Во врем  третьей паузы выходной сигнал элемента 2-3 равен О, и элементы 2-4 заперты По четвертому импульсу первый разр д сбрасываетс  в О, а сигналом О с выхода элемента 4-3 устанавливаетс  в О второй разр д и в Т третий; таким образом состо ние счетчика станет равным 0100.from the output of element 2-1. and on the third, the counter takes on the state 0011. During the third pause, the output signal of element 2-3 is O, and elements 2-4 are locked. On the fourth pulse, the first discharge is reset to O, and signal O from element 4-3 is set to O the second bit and the third in T; thus, the state of the counter will become 0100.

Далее счетчик с каждым новым импуль- со прибавл ет к своему содержимому по единице, вплоть до 15-го импульса, по окончании которого счетчик принимает состо ние 1111, по которому все запреты на входах элемента 8 с выходов элементов 2-1-2-4 будут сн ты, и затем по 16-му импульсуNext, the counter with each new pulse adds one unit to its content, up to the 15th pulse, after which the counter assumes state 1111, according to which all bans on the inputs of element 8 from the outputs of elements 2-1-2-4 will be cleared, and then on the 16th pulse

5five

10ten

2525

сигналом О с выхода элемента 10 будут установлены в О разр ды второй, третий и четвертый, а первый разр д сбрасываетс  в и сигналом О с выхода элемента 4-1. Таким образом, счетчик возвращаетс  в исходное состо ние.the signal O from the output of element 10 will be set to O, the bits of the second, third and fourth, and the first discharge will be reset to and the signal O from the output of element 4-1. Thus, the counter returns to its original state.

Claims (1)

Формула изо бретени  Синхронный двоичный счетчик, имеющий п разр дов и содержащий в каждом разр де шесть элементов И-НЕ, в каждом разр де выход первого из них соединен с первым входом второго, -выход которого соединен с первыми входами первого и треть- его элементов И-НЕ, выход последнего 15 подключен к первому входу четвертого элементов И-НЕ, выход которого соединен с вторым входом третьего и первым входом п того элемента И-НЕ, выход последнего f/fuc входом шестого элемента (3 И НЕ, выход которого соединен с вторыми входами второго и п того элементов И-НЕ вторые входы первого и четвертого элементов И-НЕ.соединены с тактовым входом счетчика, в. первом разр де счетчика выход первого элемента И-НЕ соединен с вторым входом шестого элемента И-НЕ, а выход четвертого элемента И-НЕ св зан с третьим входом первого элемента И-НЕ, о т л и - чающийс  тем, что, с целью повышени  JO его быстродействи , в него введены седь- . мой, ВОСЬМОЙ, дев тый и дес тый элементы И-НЕ, а также m входо переносов, причем J-й вход переноса .т) соединен с j-м  дополнительно введенными входами четвертых элементов И-НЕ всех разр дов и с (j+2)-M входом дес того элемента И-НЕ, вы- ход второго элемента И-НЕ 1-го разр да (1-1,п) подключен к дополнительно введен- ным (i-t2)-M входам вторых элементов И-НЕ 40 старших разр дов и к входу восьмого элемента И-НЕ, выход четвертого элемента И-НЕ 1-го разр да соединен с(1-1+1)-м дополнительно введенным входом шестого элемента И-НЕ 1-го разр да (Г 2ГгН; К I), выход седьмого элемента И-НЕ соединен с первым входом восьмого элемента И-НЕ, выход которого подключен к первым входам седьмого и дев того элементов И-НЕ, выход последнего  вл етс  выходом переноса счетчика и св зан с первым входом дес того элемента И-НЕ, второй вход которого соединён с вторым входом седьмого элемента И-НЕ и с тактовым входом счетчика, а выход дес того элемента И-НЕ соединен с дополнительно введенными (п+2-1)-ми входами шестых элементов И-НЕ 1-х разр дов.Formula of the invention Synchronous binary counter, which has n bits and contains six IS-NOT elements in each bit, in each bit the output of the first one is connected to the first input of the second, -the output of which is connected to the first inputs of the first and third elements NAND, the output of the last 15 is connected to the first input of the fourth NAND element, the output of which is connected to the second input of the third and first input of the fifth NAND element, the output of the last f / fuc input of the sixth element (3 AND NOT the output of which is connected with the second inputs of the second and fifth e the second inputs of the first and fourth elements of the NAND. are connected to the clock input of the counter, the first discharge of the counter, the output of the first AND – NOT element is connected to the second input of the sixth element of NAND, and the output of the fourth element is NAND It is connected with the third input of the first NAND element, which is based on the fact that, in order to increase its speed of the JO, the seventh and tenth AND NAND elements, as well as m inputs of transfers, and the J-th input of the transfer. t) is connected to the j-th additionally entered inputs of the fourth elements of the AND NOT all bits and with (j + 2) -M input of the tenth element AND-NOT, the output of the second element AND-NOT 1-bit (1-1, n) is connected to the additionally entered (i-t2) -M to the inputs of the second AND-NOT elements of the 40 most significant bits and to the input of the eighth element of the IS-NOT, the output of the fourth element of the AND-NO of the 1st bit is connected to the (1-1 + 1) th input of the sixth AND element NOT 1 st bit (G 2GGN; To I), the output of the seventh AND-NAND element is connected to the first input of the eighth AND-NEA element, the output of which is connected to the first inputs of the seventh and ninth AND-NEA elements, the output of the last one is the transfer output of the counter and is connected to the first input of the tenth element AND-NOT, the second input of which is connected to the second input of the seventh element AND-NOT and with the clock input of the counter, and the output of the tenth element AND-NOT connected to the additionally entered (n + 2-1) -th inputs of the sixth elements AND-NOT 1 bit 3535 5five 00 5five 7777 ,, WW