SU1503065A1

SU1503065A1 - Single pulse shaper

Info

Publication number: SU1503065A1
Application number: SU874327747A
Authority: SU
Inventors: Владимир Викторович Канышев
Original assignee: Предприятие П/Я А-1001
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1989-08-23

Abstract

Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники. Цель изобретени - расширение диапазона изменени длительности управл ющего импульса. Формирователь единочного импульса содержит RS - триггер 1, элемент И-НЕ 2, элемент НЕ 3, элемент И 4, элемент И-ИЛИ 5, счетчик 6, дешифратор 7. Введение в схему RS - триггера 8, элемента И-НЕ 9, элементов НЕ 10,11 обеспечивает работу формировател одиночных импульсов в широком диапазоне изменени длительности управл ющего импульса. Это достигнуто за счет того, что исключена зависимость длительности выходного импульса от длительности входного импульса. В результате обеспечена возможность использовани одной и той же схемы дл работы с формировател ми, выдающими управл ющий импульс различной длительности и, следовательно, повышен коэффициент унификации формировател . 2 ил.The invention relates to a pulse technique and can be used in automation and computing devices. The purpose of the invention is to expand the range of variation of the control pulse duration. A single pulse shaper contains RS - trigger 1, element AND-NOT 2, element NO 3, element AND 4, element AND-OR 5, counter 6, decoder 7. Introduction to the RS scheme - trigger 8, element AND-HE 9, elements NOT 10.11 ensures the operation of a single pulse generator in a wide range of variation of the duration of the control pulse. This is achieved due to the fact that the dependence of the duration of the output pulse on the duration of the input pulse is excluded. As a result, it is possible to use the same circuit for working with a generator issuing a control pulse of different duration and, consequently, an increase in the unification factor of the generator. 2 Il.

Description

Й WW th

СПSP

оabout

0000

елate

-1503-1503

Изобретение относитс к импульсной технике и может быть использовано в lI фpoвoй вычислительной техникеThe invention relates to a pulse technique and can be used in the lI front computing technology.

Цель изобретени - расширение диа- пазона изменени длительности управл ющего импульса.The purpose of the invention is to expand the range of variation of the control pulse duration.

На фиг.1 представлена схема формировател одиночного импульсаJ на фиг.2 - диаграмма работы формирова- тел одиночного импульса дл двух случаев: когда длительность входного управл ющего сигнала больше ожидаемой длительности выходного импульса и когда меньше.FIG. 1 shows a diagram of a single pulse generator J in FIG. 2 — a diagram of the operation of a single pulse generator for two cases: when the duration of the input control signal is longer than the expected duration of the output pulse and when it is shorter.

Формирователь одиночного импульса содержит RS-триггер 1, первый элемент И-НЕ 2, первый элемент НЕ 3, элемент И 4, элемент Н-Ш1И 5, счетчик 6, дешифратор 7, второй RS-триггер 8, вто- рой элемент И-НЕ 9, второй 10 и третий 11 элементы НЕ, при этом входы второго элемента И-НЕ 9 вл ютс входами устройства, а выход соединен с единичным входом второго RS-триг- гера 8, нулевой выход которого соединен с выходом второго элемента НЕA single pulse shaper contains an RS-flip-flop 1, the first element is NAND 2, the first element is NOT 3, the element is AND 4, the element is H-NI1 5, the counter is 6, a decoder 7, the second is RS-flip-flop 8, the second element is NAND 9, the second 10 and third 11 elements are NOT, while the inputs of the second element NAND 9 are the inputs of the device, and the output is connected to the single input of the second RS flip-flop 8, the zero output of which is connected to the output of the second element NOT

10,вход которого соединен с нулевым выходом первого RS-триггера 1, нулевой вход второго RS-триггера В сое- динен с входом третьего элемента НЕ10, the input of which is connected to the zero output of the first RS flip-flop 1, the zero input of the second RS flip-flop B is connected to the input of the third element NOT

11,выход которого соединен с первым входом элемента И 4 и нулевым входом счетчика.11, the output of which is connected to the first input of the AND 4 element and the zero input of the counter.

На фиг, 2 обозначены вх. 1 и вх. 2 управл ющий вход и вход тактовых импульсов соответственно, вых. 11 - выход элемента НЕ 11. Обозначени выходов элементов на диаграмме соответствуют номерам зпементов на схе- ме (фиг.1).FIG. 2 are labeled in. 1 and in. 2 control input and clock input, respectively, o. 11 - the output of the element NOT 11. The designations of the outputs of the elements in the diagram correspond to the numbers of the elements in the circuit (figure 1).

Формирователь одиночного импульса работает следуюищм образом.A single pulse shaper works as follows.

В исходном состо нии на управл ющем входе присутствует низкий логический уровень, RS-триггеры 1 и 8 установлены в единичное и нулевое СОСТОЯН11Я соответственно. При этом на выходе формировател присутствует низкий логический уровень. При по влении высокого уровн управл ющего сигнала на входе элемента И-НЕ 9 передним фронтом очередного тактового импульса RS-триггер В перебрасываетс в единичное состо ние, при этом на его нулевом выходе присутствует сигнал логического нул , а на выходе элемента НЕ 1 1 по вл етс сиг нал ло- гической единицы. При этом разб.похиIn the initial state at the control input there is a low logic level, RS-flip-flops 1 and 8 are set to 1 and zero, respectively. In this case, the output of the imager is a low logic level. When a high level of the control signal appears at the input of the NES-9 element, the leading edge of the next clock pulse RS flip-flop B is transferred to the one state, while its zero output contains the logical zero signal, and is the signal of a logical unit. At the same time

Q 5Q 5

0 5 0 5

0 0

r Q r Q

5five

00

5five

ропываетс счетчик и открываетс элемент И 4, пропуска такты на счетный вход счетчика 6. Состо ние счетчика деишфруетс дешифратором 7, на одном из выходов которого всегда имеетс ло1 ическа единица. При совпадении логической единиды с выхода дешифратора 7 с логической единицей на одной из управл ющих шин в одной группе И на выходе элемента И-ИЛИ 5 по вл етс логическа единица, котора совместно с логической единицей с элемента НЕ 11 разрешает сброс RS- триггера 1 отрицательным сигналом с элемента И-НЕ 2. На нулевом выходе RS-триггера 1 по вл етс логическа единица в соответствующий тактовым импульсам момент. На выходе элемента НЕ 10 по вл етс сигнал низкого/ уровн , перевод щий RS-триггер 8 в исходное состо ние. На выходе элемента НЕ 11 устанавливаетс уровень логического нул , запирающий элементы И-НЕ 2 и И 4 и сбрасывающий в исходное состо ние счетчик. В момент переключени нулевое плечо RS-триггера 1 работает как элемент И-НЕ, поэтому по окончании сигнала логического нул с элемента И-НЕ 2 состо ние RS-триггера 1 зависит от входного управл ющего сигнала. При единичном логическом уровне входного сигнала на выходе нулевого плеча RS-триггера 1 присутствует логическа единица, при нулевом логическом уровне входного сигнала - логический нуль.the counter is rotated and the AND 4 element is opened, skipping cycles to the counting input of counter 6. The counter state is de-encrypted by the decoder 7, at one of the outputs of which there is always a logical unit. When a logical unit from the output of the decoder 7 coincides with a logical unit, a logical unit appears at one of the control buses in the same AND group, and at the output of the AND-5 element, which, together with the logical unit from the HE element 11, allows the RS-trigger 1 to be reset negative a signal from the NAND 2 element. At the zero output of the RS flip-flop 1, there is a logical unit at the moment corresponding to the clock pulses. At the output of the element HE 10, a low / level signal appears, bringing the RS flip-flop 8 to the initial state. At the output of the element NOT 11, a logical zero level is set, which locks the AND-HE 2 and And 4 elements and resets the counter. At the moment of switching, the zero shoulder of the RS-flip-flop 1 operates as an IS-NOT element, therefore upon termination of the logical zero signal from the IS-NOT 2 element the RS-flip-flop 1 state depends on the input control signal. With a single logical level of the input signal at the output of the zero shoulder of the RS flip-flop 1, there is a logical one, with a zero logical level of the input signal - a logical zero.

Изобретение обеспечивает работу формироват€ш одиночного импульса в щироком диапазоне изменени длительности управл ющего импульса за счет того, что исключена зависимость длительности выходного импульса от длительности входного. В результате обеспечиваетс возможность использовани одной и той же схемы дл работы с устройствами, выдающими управл ющий импульс различной длительности, и, следовательно, повьтен коэффициент унификации устройства.The invention provides for the formation of a single pulse in a wide range of variation of the duration of the control pulse due to the fact that the dependence of the duration of the output pulse on the duration of the input pulse is excluded. As a result, it is possible to use the same scheme for working with devices that produce a control pulse of different duration, and, consequently, the coefficient of unification of the device is increased.

Claims

Формула изобретени Invention Formula

Формирователь одиночного импульса , содержащий RS-триггер, нулевой вход которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с выходом первогоA single pulse shaper containing an RS flip-flop, the zero input of which is connected to the output of the first NAND element, the first input of which is connected to the output of the first

элемента НЕ, второй вход - с первым входом элемента И, а третий вход - с выходом элемента И-ИЛН вход первого элемента НЕ соединен с вторым входом элемента И и подключен к входу тактовых импульсов формировател , выход элемента И соединен со счетным входом счетчика, выходы которого соединены соответственно с входами дешифратора , выходы которого подключены к первым входам групп И элемента И-ИЛИ, вторые входы групп И которого соединены с управл ющими шинами, единичный вход RS-триггера соединен с управл ющим входом формировател , отличающийс тем, что.the element is NOT, the second input is with the first input of the AND element, and the third input is with the output of the I-LLL element, the input of the first element is NOT connected to the second input of the AND element and connected to the input of the clock of the pulse generator, the output of the AND element is connected to the counter input of the counter, outputs which are connected respectively to the inputs of the decoder, the outputs of which are connected to the first inputs of groups AND of the AND-OR element, the second inputs of groups AND of which are connected to the control buses, the single input of the RS flip-flop is connected to the control input of the driver, different by that.

с целью расширени диапазона изменени длительности управл ющего импульса , в него введен ы второй RS-триггер, второй элемент И-НЕ, второй и третий элементы НЕ, при этом входы второго элемента И-НЕ вл ютс входами формировател , а выход соединен с единичным входом второго RS-триггера, нулевой вход которого соединен с выходом второго элемента НЕ, вход ко- . торого соединен с нулевым выходом первого RS-триггера, нулевой выход второго RS-триггера соединен с входом третьего элемента НЕ, выход которого соединен с первым входом элемента И, и с входом счетчика.in order to extend the range of variation of the control pulse duration, a second RS flip-flop is entered into it, the second IS-NOT element, the second and third NO elements, while the inputs of the second AND-NO element are the driver inputs and the output is connected to the single input the second RS flip-flop, the zero input of which is connected to the output of the second element NOT, the input ko-. This is connected to the zero output of the first RS-flip-flop, the zero output of the second RS-flip-flop is connected to the input of the third element NOT, the output of which is connected to the first input of the element I, and to the input of the counter.