JPH0418336B2 - - Google Patents
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- JPH0418336B2 JPH0418336B2 JP59276259A JP27625984A JPH0418336B2 JP H0418336 B2 JPH0418336 B2 JP H0418336B2 JP 59276259 A JP59276259 A JP 59276259A JP 27625984 A JP27625984 A JP 27625984A JP H0418336 B2 JPH0418336 B2 JP H0418336B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、並列乗算器に関するもので、特に
繰り返し性が重視され設計の効率化が要求される
大規模（例えば16ビツト×16ビツト以上）の高速
な乗算器に使用されるものである。[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to parallel multipliers, and is particularly applicable to large-scale multipliers (for example, 16 bits x 16 bits or more) where repeatability is emphasized and efficiency of design is required. It is used in high-speed multipliers.
〔発明の技術的背景とその問題点〕
従来、乗算器の高速化の手段として多くの方式
が提案されており、例えば「日経エレクトロニク
ス」（1978.5.29P76〜89）や「コンピユータの高
速演算方式」（昭和55年９月１日 近代科学社
P129〜213）等に詳しく述べられている。[Technical background of the invention and its problems] Many methods have been proposed as means for increasing the speed of multipliers, such as "Nikkei Electronics" (May 29, 1978, P76-89) and "High-speed calculation method for computers". (September 1, 1980 Kindai Kagakusha
It is described in detail on pages 129-213).
ところで、多くの乗算方式の中でも、ハードウ
エア量および集積回路化の容易性、動作速度等の
見地から優れた方式として、変形２次のブース
（Booth）のアルゴリズムに基づく乗算方式があ
る。この方式については、上述した文献に紹介さ
れており、その基本セルの提案も特許出願公告
昭和57−28129号で行なわれている。しかし、部
分積の最終加算器、特に下位の積を生成する具体
的な構成については開示されていない。 By the way, among the many multiplication methods, a multiplication method based on a modified quadratic Booth algorithm is an excellent method from the viewpoint of hardware amount, ease of integration, operating speed, etc. This method has been introduced in the above-mentioned literature, and the proposal for its basic cell has also been published in the patent application.
It was carried out in No. 57-28129. However, there is no disclosure of a final adder for partial products, particularly a specific configuration for generating lower products.
今、符号ビツトを最上位ビツトとするｎビツト
×ｎビツトの変形２次のブースのアルゴリズムに
基づく並列乗算器をとりあげると、一般的には
2n−１ビツトの部分積最終加算器（構成によつ
ては2n−２ビツトの加算器でも済ませ得る）が
必要であり、この加算器は2n−１ビツトの積の
下位ｎ−２ビツトの最終加算器と、上記ｎ＋１ビ
ツトの上位加算器に分けて考えることができる。
この様子を第３図に示す。図において、１は基本
セルアレー部、２はｎ＋１ビツトの上位最終加算
器、３はｎ−２ビツトの下位最終加算器、４はｎ
−２ビツトの下位最終加算器における最上位の桁
上げ信号、５はｎビツトの乗算入力、６はブース
のエンコーダ、７はｎビツトの被乗数入力、８は
被乗数ドライバ、９はｎ−２ビツトの下位積、１
０はｎ＋１ビツトの上位積である。 Now, if we take a parallel multiplier based on the modified quadratic Booth algorithm of n bits x n bits with the sign bit as the most significant bit, in general,
A 2n-1 bit partial product final adder (depending on the configuration, a 2n-2 bit adder can also be used) is required, and this adder adds the final n-2 bits of the lower order of the 2n-1 bit product. It can be considered separately into an adder and the n+1 bit upper adder.
This situation is shown in FIG. In the figure, 1 is a basic cell array section, 2 is an n+1 bit upper final adder, 3 is an n-2 bit lower final adder, and 4 is an n+1 bit upper final adder.
- the most significant carry signal in the 2-bit lower final adder, 5 is the n-bit multiplication input, 6 is the Booth encoder, 7 is the n-bit multiplicand input, 8 is the multiplicand driver, and 9 is the n-2 bit multiplicand input. Subproduct, 1
0 is the upper product of n+1 bits.
上記基本セルアレー部１の最悪の遅延は、この
アレー部１を構成するセル列の段数で一意的に決
まり、基本セル１個の遅延をΔt、セル列の段数
をＮとすると、「Δt・Ｎ」で与えられる。上記上
位最終加算器２には、通常CLA加算器やキヤリ
ー・セレクト加算器等の高速加算器が用いられ
る。また、下位最終加算器３には、最上位の桁上
げ信号４を基本セルアレー部１の遅延時間
（Δt・Ｎ）と同等かあるいはそれ以下で上位最終
加算器２に出力することが要求される。ここで、
もし最上位の桁上げ信号４が基本セルアレー部１
の遅延時間より大きければ、このアレー部１のフ
ル・スピードを引き出せなくなり、下位最終加算
器３が乗算器のクリテイカル・パスとなる。 The worst delay of the basic cell array unit 1 is uniquely determined by the number of stages of cell strings that make up this array unit 1, and if the delay of one basic cell is Δt and the number of stages of cell strings is N, then “Δt・N ” is given. As the upper final adder 2, a high-speed adder such as a CLA adder or a carry select adder is usually used. Furthermore, the lower final adder 3 is required to output the most significant carry signal 4 to the upper final adder 2 at a time equal to or less than the delay time (Δt·N) of the basic cell array unit 1. . here,
If the most significant carry signal 4 is the basic cell array section 1
If the delay time is greater than the delay time, the full speed of the array section 1 cannot be brought out, and the lower final adder 3 becomes the critical path of the multiplier.
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、基本セルアレ
ー部のスピードを律速することなくフル・スピー
ドを引き出すことができる並列乗算器を提供する
ことである。
This invention was made in view of the above circumstances, and its purpose is to provide a parallel multiplier that can draw out the full speed without limiting the speed of the basic cell array section. .
すなわち、この発明においては、上記の目的を
達成するために、順次部分積を足し込んで行く各
基本セル列における最下位ビツト２個の基本セル
の和出力、１個のキヤリー出力、乗数のブースの
エンコーダ出力、および前段の２ビツトのCLA
（キヤリー・ルツクアヘツド）加算器からのキヤ
リー信号を入力とする２ビツトのCLA加算器を、
各基本セル列の最下位ビツト部に設け、この２ビ
ツトのCLA加算器を直列接続することにより、
基本セルをマトリツクス状に並べて構成した部分
積足し込み部の最長信号伝播経路の遅延と同等の
速度で最終積の下位積を生成するようにしてい
る。
That is, in this invention, in order to achieve the above object, the sum output of the two lowest bit basic cells in each basic cell string in which partial products are sequentially added, one carry output, and a multiplier boost are used. encoder output, and the previous 2-bit CLA
(Carry look-ahead) A 2-bit CLA adder that receives the carry signal from the adder,
By providing this 2-bit CLA adder in the least significant bit part of each basic cell string and connecting it in series,
The subproduct of the final product is generated at a speed equivalent to the delay of the longest signal propagation path of the partial product insertion section, which is constructed by arranging basic cells in a matrix.
以下、この発明の一実施例について図面を参照
して説明する。第１図は、変形２次のブースのア
ルゴリズムに基づく乗算器の下位積生成部のみを
抽出して示している。１１は基本セルで前段のセ
ル列の対応する基本セルからの和出力Ｓ、キヤリ
ー出力Ｃ、および図示しないが該セルに足し込ま
れるべき被乗数Ｘの2X，−2X，Ｘ，−Ｘ，０のい
ずれか一つの該ビツトに対応するビツトデータを
それぞれ入力とする全加算器で構成されている。
１２は２ビツトのキヤリー・ルツクアヘツド加算
器、１３は前段の２ビツトキヤリー・ルツクアヘ
ツド加算器のキヤリー出力信号、１４は該セル列
の基本セルに共通に入力されている乗数Ｙのブー
スのエンコーダ出力の一信号で、該セル列で足し
込まれるべき被乗数Ｘに基づくデータが、２の補
数（−Ｘまたは−2X）である事を示す信号であ
る。また、１５は該セル列の最下位桁の基本セル
（ｊ，０）の和出力で、１６は同じく基本セル
（ｊ，０）のキヤリー出力、１７は基本セル（ｊ，
０）の１ビツト上位の桁の基本セル（ｊ，１）の
和出力である。ここで、キヤリー出力信号１３、
乗数Ｙのブースのエンコーダ出力の一信号１４、
および基本セル（ｊ，０）の和出力１５がそれぞ
れ２ビツトのキヤリー・ルツクアヘツド加算器１
２の下位桁の入力、基本セル（ｊ，０）のキヤリ
ー出力１６と基本セル（ｊ，１）の和出力１７と
が上位桁の入力である。１８は該２ビツトのキヤ
リー・ルツクアヘツド加算器１２のキヤリー出
力、１９は２ビツトの和出力の内のLSBの和出
力、２０はMSBの和出力である。上記各和出力
１９，２０が対応する下位積Pi，Pi+1となる。２
ビツトのキヤリー・ルツクアヘツド加算器１２の
キヤリー出力１８は、同様に構成された次段の２
ビツトのキヤリー・ルツクアヘツド加算器のキヤ
リー入力端子へ直列に入力される。
An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 extracts and shows only the lower product generating section of a multiplier based on the modified quadratic Booth's algorithm. Reference numeral 11 denotes a basic cell, which contains the sum output S, carry output C, and 2X, -2X, It is composed of full adders each receiving bit data corresponding to one of the bits as input.
12 is a 2-bit carry look head adder, 13 is a carry output signal of the 2 bit carry look head adder in the previous stage, and 14 is one of the Booth encoder outputs of the multiplier Y which is commonly input to the basic cells of the cell string. This signal indicates that the data based on the multiplicand X to be added in the cell string is a two's complement number (-X or -2X). Further, 15 is the sum output of the basic cell (j, 0) in the least significant digit of the cell string, 16 is the carry output of the basic cell (j, 0), and 17 is the basic cell (j, 0).
This is the sum output of the basic cell (j, 1) of the 1-bit higher digit of 0). Here, the carry output signal 13,
One signal 14 of the encoder output of the booth with multiplier Y,
and a carry look-ahead adder 1 whose sum output 15 of basic cells (j, 0) is 2 bits each.
The input of the lower digit of 2, the carry output 16 of the basic cell (j, 0) and the sum output 17 of the basic cell (j, 1) are the input of the upper digit. 18 is the carry output of the 2-bit carry look-ahead adder 12, 19 is the LSB sum output of the 2-bit sum output, and 20 is the MSB sum output. The respective sum outputs 19 and 20 become corresponding lower products P i and P i+1 . 2
The carry output 18 of the bit carry look-ahead adder 12 is connected to the similarly constructed next stage 2.
A bit is input serially to the carry input terminal of the look-ahead adder.
この構成は、第１図から明らかなように、基本
セルのセル列と２ビツトのキヤリー・ルツクアヘ
ツド加算器とを単位とし、これを複数段直列に接
続する極めて繰り返し性の高い乗算器となつてい
る。 As is clear from Fig. 1, this configuration consists of a cell string of basic cells and a 2-bit carry look-ahead adder, which are connected in series in multiple stages to form an extremely repeatable multiplier. There is.
今、基本セル１１の信号遅延時間をΔta，２ビ
ツトのキヤリー・ルツクアヘツド加算器１２のキ
ヤリー出力の遅延時間をΔtbとし、ｊ列のセル列
に前段のセル列から和出力Ｓとキヤリー信号Ｃが
入力された時刻を「ｔ＝０」とすると、Δta時間
後にｊ列のセル列の和出力Ｓとキヤリー信号Ｃと
が出力され、「Δta＋Δtb」時間後にキヤリー・ル
ツクアヘツド加算器（CLA（ｊ＋１））１２のキ
ヤリー出力１８が確定する。一方、基本セル（ｊ
＋１，０），（ｊ＋１，１）の和出力Ｓ、キヤリー
信号Ｃは「ｔ＝2Δta」に出力され、キヤリー・
ルツクアヘツド加算器（CLA（ｊ＋２））に供給
される。ここで、キヤリー・ルツクアヘツド加算
器の遅延時間Δtbが「Δtb＞Δta」であると、基
本セル（ｊ＋１，０），（ｊ＋１，１）の和出力Ｓ
およびキヤリー信号Ｃは、CLA（ｊ＋１）のキヤ
リー出力に律速されてしまう。従つて、「Δta＝
Δtb」でなければならない。なお、「Δta＞Δtb」
である必要はない。なぜなら、たとえCLAの動
作を基本セルの動作速度より速くしたとしても、
基本セルのマトリツクス部におけるワースト・ケ
ースの遅延は、セル列の段数をＮとすればＮ・
Δtaであり、この本質的な遅延を改善する事はで
きないからである。 Now, let the signal delay time of the basic cell 11 be Δta, and the delay time of the carry output of the 2-bit carry look-ahead adder 12 be Δtb, and the sum output S and the carry signal C from the previous stage cell column are sent to the cell column j. If the input time is "t=0", the sum output S of the cell string of column j and the carry signal C are output after a time Δta, and the carry look-ahead adder (CLA(j+1)) is output after a time "Δta+Δtb". 12 carry outputs 18 are determined. On the other hand, the basic cell (j
+1,0), (j+1,1) sum output S and carry signal C are output at "t=2Δta", and the carry signal
It is fed to the look-ahead adder (CLA(j+2)). Here, if the delay time Δtb of the carry look-ahead adder is "Δtb>Δta", the sum output S of the basic cells (j+1,0), (j+1,1)
And the carry signal C is rate-limited by the carry output of CLA (j+1). Therefore, “Δta=
Δtb”. In addition, “Δta＞Δtb”
It doesn't have to be. This is because even if the operation speed of CLA is made faster than the operation speed of basic cell,
The worst case delay in the matrix part of the basic cell is N.
Δta, and this essential delay cannot be improved.
第２図は、前記第１図におけるキヤリー・ルツ
クアヘツド加算器１２の回路構成例を示してい
る。第２図において、前記第１図と対応する部分
には同じ符号を付す。乗数Ｙのブースのエンコー
ダ出力の一信号１４および基本セル（ｊ，０）の
和出力１５はそれぞれ、ノアゲート２１およびナ
ンドゲート２２の２つの入力端に供給される。ま
た、基本セル（ｊ，０）のキヤリー出力１６およ
び基本セル（ｊ，１）の和出力１７はそれぞれ、
ノアゲート２３およびナンドゲート２４の２つの
入力端に供給される。上記ノアゲート２１の出力
は、ノアゲート２５、エクスクルーシブオアゲー
ト２６、およびオアゲート２７の各一方の入力端
に供給される。上記ナンドゲート２２の出力は、
ノアゲート２８の一方の入力端、上記エクスクル
ーシブオアゲート２６の他方の入力端、およびナ
ンドゲート２９の一方の入力端にそれぞれ供給さ
れる。また、上記ノアゲート２３の出力は、上記
ノアゲート２５，２８の他方の入力端、およびエ
クスクルーシブオアゲート３０の一方の入力端に
それぞれ供給される。上記ナンドゲート２４の出
力は、インバータ３１を介して、ノアゲート３２
の一方の入力端および上記エクスクルーシブオア
ゲート３０の他方の入力端にそれぞれ供給され
る。上記ノアゲート２５の出力は、一方の入力端
にキヤリー出力信号１３が供給されるナンドゲー
ト３３の他方の入力端に供給され、このナンドゲ
ート３３の出力がナンドゲート３４の一方の入力
端に供給される。上記ノアゲート２８の出力は、
ノアゲート３２の他方の入力端に供給され、この
ノアゲート３２の出力が上記ナンドゲート３４の
他方の入力端に供給される。そして、このナンド
ゲート３４の出力端からキヤリー出力１８を得
る。さらに、前段からのキヤリー出力信号１３
は、インバータ３５を介して、エクスクルーシブ
ノアゲート３６の一方の入力端、および上記オア
ゲート２７の他方の入力端にそれぞれ供給され
る。上記エクスクルーシブノアゲート３６の他方
の入力端には、上記エクスクルーシブオアゲート
２６の出力が供給され、このゲート３６から
LSBの和出力１９を得る。上記オアゲート２７
の出力は、上記ナンドゲート２９の他方の入力端
に供給され、このナンドゲート２９の出力が上記
エクスクルーシブオアゲート３０の出力ととも
に、エクスクルーシブオアゲート３７の２つの入
力端に供給される。そして、このエクスクルーシ
ブオアゲート３７の出力端からMSBの和出力２
０を得るようにして成る。 FIG. 2 shows an example of the circuit configuration of the carry look-ahead adder 12 in FIG. In FIG. 2, parts corresponding to those in FIG. 1 are given the same reference numerals. One signal 14 of the Booth encoder output of the multiplier Y and the sum output 15 of the basic cell (j, 0) are supplied to two input terminals of a NOR gate 21 and a NAND gate 22, respectively. Further, the carry output 16 of the basic cell (j, 0) and the sum output 17 of the basic cell (j, 1) are respectively,
It is supplied to two input terminals of a NOR gate 23 and a NAND gate 24. The output of the NOR gate 21 is supplied to one input terminal of each of a NOR gate 25, an exclusive OR gate 26, and an OR gate 27. The output of the NAND gate 22 is
The signal is supplied to one input terminal of the NOR gate 28, the other input terminal of the exclusive OR gate 26, and one input terminal of the NAND gate 29, respectively. Further, the output of the NOR gate 23 is supplied to the other input terminals of the NOR gates 25 and 28 and to one input terminal of the exclusive OR gate 30, respectively. The output of the NAND gate 24 is passed through the inverter 31 to the NAND gate 32.
and the other input terminal of the exclusive OR gate 30, respectively. The output of the NOR gate 25 is supplied to the other input terminal of a NAND gate 33 whose one input terminal is supplied with the carry output signal 13, and the output of this NAND gate 33 is supplied to one input terminal of a NAND gate 34. The output of the Noah gate 28 is
It is supplied to the other input terminal of the NOR gate 32, and the output of this NOR gate 32 is supplied to the other input terminal of the NAND gate 34. A carry output 18 is obtained from the output end of this NAND gate 34. Furthermore, the carry output signal 13 from the previous stage
are supplied to one input terminal of the exclusive NOR gate 36 and the other input terminal of the OR gate 27 via the inverter 35, respectively. The output of the exclusive OR gate 26 is supplied to the other input terminal of the exclusive OR gate 36.
Obtain LSB sum output 19. Or gate 27 above
The output of the NAND gate 29 is supplied to the other input terminal of the NAND gate 29, and the output of the NAND gate 29, together with the output of the exclusive OR gate 30, is supplied to the two input terminals of the exclusive OR gate 37. Then, from the output terminal of this exclusive OR gate 37, the MSB sum output 2
This is done so that 0 is obtained.
このような構成によれば、キヤリー信号の生成
はゲート４段分の遅延で済み、基本セルにおける
全加算器部の遅延は、一般式にエクスクルーシブ
オアゲートを２段要するために、
「ΔtaΔtb」の関係を容易に実現できることは
明らかである。 According to such a configuration, the generation of the carry signal requires a delay of four stages of gates, and the delay of the full adder section in the basic cell requires two stages of exclusive OR gates in the general formula, so the delay of "ΔtaΔtb" is reduced. It is clear that the relationship can be easily realized.
なお、上記２ビツトのキヤリー・ルツクアヘツ
ド加算器の構成は、上記第２図に限定されるもの
ではなく、種々変形して実施可能なのはもちろん
である。また、上記実施例では、入力および出力
を負論理として説明したが、正論理でも実現可能
であるのは明白であり、MOSトランジスタある
いはバイポーラトランジスタで上記２ビツトのキ
ヤリー・ルツクアヘツド加算器を構成する際、
MOSあるいはバイポーラトランジスタ特有の回
路方式に変更され得ることも回路技術者にとつて
は容易なことである。 It should be noted that the structure of the 2-bit carry look-ahead adder is not limited to that shown in FIG. 2, and can of course be implemented with various modifications. Furthermore, in the above embodiment, the input and output have been explained as having negative logic, but it is obvious that positive logic can also be implemented. ,
It is also easy for circuit engineers to change to a circuit system specific to MOS or bipolar transistors.
以上説明したようにこの発明によれば、基本セ
ル自体の遅延と同一程度の遅延を２ビツトのキヤ
リー・ルツクアヘツド加算器で実現できるため、
基本セルアレー部のスピードを律速することなく
フル・スピードを引き出すことができる並列乗算
器が得られる。
As explained above, according to the present invention, a delay comparable to that of the basic cell itself can be realized with a 2-bit carry look-ahead adder.
A parallel multiplier can be obtained that can draw out the full speed without limiting the speed of the basic cell array section.
また、変形２次のブースのアルゴリズムに基づ
く乗算器の下位積生成部に２ビツトのキヤリー・
ルツクアヘツド加算器を用いたので、基本セル配
列部以外の上記下位積生成部も繰り返し性の極め
て高い構造とすることが可能となり、２ビツトの
キヤリー・ルツクアヘツド加算器自体、より多ビ
ツトのキヤリー・ルツクアヘツド加算器および他
の高速加算器に比較して、ハードウエア量、フア
ン・イン数およびフアン・アウト数も少なく集積
回路化に好適である。 In addition, a 2-bit carry signal is added to the lower product generation section of the multiplier based on the modified quadratic Booth algorithm.
Since the look-ahead adder is used, the above-mentioned lower product generation part other than the basic cell array part can also have a structure with extremely high repeatability, and the 2-bit carry look-ahead adder itself can be used as a multi-bit carry look-ahead adder. Compared to the adder and other high-speed adders, the amount of hardware and the number of fan-ins and fan-outs are small, making it suitable for integrated circuit implementation.
第１図はこの発明の一実施例に係わる並列乗算
器を説明するための図、第２図は上記第１図にお
ける２ビツトのキヤリー・ルツクアヘツド加算器
の構成例を示す図、第３図は従来の並列乗算器を
説明するための図である。
１１……基本セル、１２……２ビツトのキヤリ
ー・ルツクアヘツド加算器、１３……前段の２ビ
ツトのキヤリー・ルツクアヘツド加算器のキヤリ
ー・出力信号、１４……乗数Ｙのブースのエンコ
ーダ出力の一信号、１５……最下位桁の基本セル
の和出力、１６……基本セルのキヤリー出力、１
７……１ビツト上位の桁の基本セルの和出力、１
８……２ビツトのキヤリー・ルツクアヘツド加算
器のキヤリー出力、１９……２ビツトの和出力の
内のLSBの和出力、２０……MSBの和出力。
FIG. 1 is a diagram for explaining a parallel multiplier according to an embodiment of the present invention, FIG. 2 is a diagram showing an example of the configuration of the 2-bit carry look head adder in FIG. 1, and FIG. FIG. 2 is a diagram for explaining a conventional parallel multiplier. 11... Basic cell, 12... 2-bit carry look head adder, 13... Carry output signal of the 2-bit carry look head adder in the previous stage, 14... One signal output from the encoder of the multiplier Y booth. , 15... Sum output of the basic cell of the least significant digit, 16... Carry output of the basic cell, 1
7... Sum output of basic cells of 1 bit higher digit, 1
8...Carry output of 2-bit carry look-ahead adder, 19...LSB sum output of 2-bit sum output, 20...MSB sum output.
Claims (1)
本セルを被乗数のビツト数に対応した個数だけ連
続して設けると共に、この基本セル列を乗数に対
応した段数設け、基本セルをアレイ状に配置した
基本セルアレー部と、 複数ビツトの乗数が入力され、変形ブースのア
ルゴリズムに基づく論理式に従つてエンコーデイ
ングを行ない、前記基本セル列の各段に被乗数の
補数制御信号を供給するブースのエンコーダと、 複数ビツトの被乗数が入力され、前記基本セル
列の初段に設けられた各基本セルを駆動する被乗
数ドライバと、 前記基本セルアレー部の下位ビツト側に設けら
れ、前記基本セルアレー部から得た部分積の最終
的な加算を行なう下位最終加算器と、 前記基本セルアレー部の上位ビツト側に設けら
れ、前記下位最終加算器から出力される最上位桁
上げ信号が供給され、前記基本セルアレー部から
得た部分積の最終的な加算を行なう上位最終加算
器とを具備し、 変形２次のブースのアルゴリズムに基づく乗算
を行なう並列乗算器において、 前記下位最終加算器として、順次部分積を足し
込んで行く各基本セル列における最下位の基本セ
ルの和出力、乗数のブースのエンコーダ出力のう
ち前記基本セル列に共通に入力されている被乗数
の補数制御信号、および前段の２ビツトのキヤリ
ー・ルツクアヘツド加算器の桁上げ信号をそれぞ
れ下位桁目の加算入力とし、前記セル列の下位か
ら二番目の基本セルの和出力および前記最下位セ
ルのキヤリー出力をそれぞれ上位桁の加算入力と
する２ビツトのキヤリー・ルツクアヘツド加算器
を設け、 前記２ビツトのキヤリー・ルツクアヘツド加算
器のキヤリーは、次段のキヤリー・ルツクアヘツ
ド加算器のキヤリー入力端へ直列に与えて下位積
を得るようにして成り、 前記基本セル列と前記２ビツトのキヤリー・ル
ツクアヘツド加算器とから成る段を乗数のビツト
数に対応した段数繰返して接続することにより下
位ビツトの部分積の最終的な加算結果を得、前記
上位最終加算器から上位ビツトの部分積の加算結
果を得るように構成したことを特徴とする並列乗
算器。[Claims] 1. A circuit including a full adder is used as a basic cell, and a number of these basic cells corresponding to the number of bits of the multiplicand are provided consecutively, and this basic cell string is provided with a number of stages corresponding to the multiplier, A basic cell array section in which cells are arranged in an array and a multi-bit multiplier are input, encoded according to a logical formula based on the modified Booth's algorithm, and send a complement control signal of the multiplicand to each stage of the basic cell string. a booth encoder to supply; a multiplicand driver to which a multiplicand of multiple bits is input and drives each basic cell provided at the first stage of the basic cell array; and a multiplicand driver provided on the lower bit side of the basic cell array section to a lower final adder that performs the final addition of partial products obtained from the basic cell array section; In a parallel multiplier that performs multiplication based on a modified quadratic Booth's algorithm, the parallel multiplier is equipped with an upper final adder that performs the final addition of partial products obtained from the basic cell array section, and a parallel multiplier that performs multiplication based on a modified quadratic Booth's algorithm. The sum output of the lowest basic cell in each basic cell string in which the products are added, the complement control signal of the multiplicand that is commonly input to the basic cell string among the encoder outputs of the multiplier booth, and the two bits of the previous stage. The carry signal of the carry look-ahead adder is used as the addition input for the lower digit, and the sum output of the second basic cell from the bottom of the cell string and the carry output of the lowest cell are used as the addition input for the higher digit. A 2-bit carry look head adder is provided, and the carry of the 2 bit carry look head adder is applied in series to the carry input terminal of the next stage carry look head adder to obtain a lower product. , By repeatedly connecting the stages consisting of the basic cell string and the 2-bit carry look-ahead adder in a number of stages corresponding to the number of bits of the multiplier, the final addition result of the partial products of the lower bits is obtained, and the final addition result of the partial products of the lower bits is obtained. A parallel multiplier characterized in that it is configured to obtain an addition result of partial products of upper bits from a final adder.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276259A JPS61156433A (en) | 1984-12-28 | 1984-12-28 | Parallel multiplier |
| DE19853545433 DE3545433A1 (en) | 1984-12-28 | 1985-12-20 | Parallel multiplier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276259A JPS61156433A (en) | 1984-12-28 | 1984-12-28 | Parallel multiplier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156433A JPS61156433A (en) | 1986-07-16 |
| JPH0418336B2 true JPH0418336B2 (en) | 1992-03-27 |
Family
ID=17566932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276259A Granted JPS61156433A (en) | 1984-12-28 | 1984-12-28 | Parallel multiplier |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61156433A (en) |
| DE (1) | DE3545433A1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864529A (en) * | 1986-10-09 | 1989-09-05 | North American Philips Corporation | Fast multiplier architecture |
| US4958312A (en) * | 1987-11-09 | 1990-09-18 | Lsi Logic Corporation | Digital multiplier circuit and a digital multiplier-accumulator circuit which preloads and accumulates subresults |
| US5734601A (en) * | 1995-01-30 | 1998-03-31 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
| US5638313A (en) * | 1995-01-30 | 1997-06-10 | Cirrus Logic, Inc. | Booth multiplier with high speed output circuitry |
| DE19528210C1 (en) * | 1995-08-01 | 1996-12-19 | Siemens Ag | Arithmetic semiconductor module with input value limitation |
| US7401110B1 (en) * | 2004-09-09 | 2008-07-15 | Sun Microsystems, Inc. | System, method and apparatus for an improved MD5 hash algorithm |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114941A (en) * | 1978-02-13 | 1979-09-07 | Burroughs Corp | Binary multiplying circuit |
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130878A (en) * | 1978-04-03 | 1978-12-19 | Motorola, Inc. | Expandable 4 × 8 array multiplier |
| JPS57141753A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Multiplication circuit |
-
1984
- 1984-12-28 JP JP59276259A patent/JPS61156433A/en active Granted
-
1985
- 1985-12-20 DE DE19853545433 patent/DE3545433A1/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114941A (en) * | 1978-02-13 | 1979-09-07 | Burroughs Corp | Binary multiplying circuit |
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156433A (en) | 1986-07-16 |
| DE3545433C2 (en) | 1992-10-01 |
| DE3545433A1 (en) | 1986-07-03 |
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