RU2021633C1 - Multiplying device - Google Patents

Abstract

FIELD: computer engineering. SUBSTANCE: device has n single-bit amplifying units 1 (n is multiplicand length), two groups of n buffer registers 2, 3, n first-group combination adders 4, (n+1) second-group combination adders 5, and newly introduced (n+1) intermediate-result registers 6, n carry flip-flops 7, (n-1) switches 8, and correction shaping unit 9 with relevant ties. EFFECT: reduced hardware expenses, enlarged functional capabilities of device due to provision for multiplying both signless numbers and those signed. 4 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением технологии БИС и СБИС. The invention relates to computer technology and can be used in the development of high-speed number multiplication devices, convenient for manufacturing using LSI and VLSI technology.

Целью изобретения является сокращение аппаратурных затрат и расширение функциональных возможностей за счет обеспечения умножения чисел как в беззнаковой форме, так и чисел со знаками. The aim of the invention is to reduce hardware costs and expand the functionality by ensuring the multiplication of numbers both in unsigned form and numbers with signs.

На фиг.1 приведена функциональная схема устройства для умножения чисел; на фиг. 2 - функциональная схема коммутатора; на фиг.3 - функциональная схема узла формирования коррекции; на фиг.4 - пример умножения 16-разрядных двоичных чисел для случая двоично-кодированной шестнадцетиричной системы счисления, представленных в дополнительном коде. Figure 1 shows a functional diagram of a device for multiplying numbers; in FIG. 2 - functional diagram of the switch; figure 3 is a functional diagram of the node forming correction; figure 4 is an example of multiplication of 16-bit binary numbers for the case of a binary-coded hexadecimal number system, presented in the additional code.

Устройство для умножения (фиг.1) содержит n одноразрядных узлов 1 умножения (n - разрядность множимого), n буферных регистров первой 2 и второй 3 групп, n комбинационных сумматоров 4 первой группы, (n+1) комбинационных сумматоров 5 второй группы, (n+1) регистров 6 промежуточного результата, n триггеров 7 переноса, (n-1) коммутаторов 8 и узел 9 формирования коррекции, входы множителя 10 и множимого 11 устройства, входы режима 12 работы, знака 13 множителя, последовательной подачи множимого 14 и знака 15 множимого устройства, первый 16 и второй 17 управляющие входы устройства, первый 18 и второй 19 выходы устройства, выходы старшего 20 и младшего 21 разрядов 1-го узла 1 умножения, выходы буферных регистров первой 22 и второй 23 групп, выходы суммы 24 и переноса 25 сумматора 4, вход переноса 26 сумматора 4, выходы суммы 27 и переноса 28 и вход переноса 29 сумматора 5, выходы 30 регистров 6, первый 31 и второй 32 выходы поправки узла 9. The device for multiplication (Fig. 1) contains n single-digit multiplication nodes 1 (n is the length of the multiplicable), n buffer registers of the first 2 and second 3 groups, n combiners 4 of the first group, (n + 1) combiners 5 of the second group, ( n + 1) registers 6 of the intermediate result, n transfer triggers 7, (n-1) switches 8 and correction correction unit 9, inputs of the factor 10 and multiplier 11 of the device, inputs of operation mode 12, sign 13 of the multiplier, sequential supply of the multiplier 14 and sign 15 multiplicative devices, the first 16 and second 17 control inputs equipment, the first 18 and second 19 device outputs, outputs of the senior 20 and junior 21 bits of the 1st node of multiplication 1, outputs of the buffer registers of the first 22 and second 23 groups, outputs of the sum 24 and transfer 25 of the adder 4, transfer input 26 of the adder 4, outputs sum 27 and transfer 28 and transfer input 29 of adder 5, outputs 30 of registers 6, first 31 and second 32 outputs of correction node 9.

Коммутаторы 8 (фиг.2) содержат элемент ИЛИ 33 и элемент И 34. The switches 8 (figure 2) contain the element OR 33 and the element And 34.

Узел 9 формирования коррекции (фиг.3) содержит дешифратор 35 нуля, выполненный на элементе ИЛИ, RS-триггеры 36, 37, элемент ИЛИ 38 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 39 и элементы И 40, 41, 42. Node 9 forming correction (Fig. 3) contains a zero decoder 35 made on an OR element, RS triggers 36, 37, an OR element 38 and an EXCLUSIVE OR element 39 and AND elements 40, 41, 42.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства. Consider the functional purpose and implementation of the nodes and blocks of the device.

Узлы 1 комбинационного типа предназначены для вычисления произведения соответствующих разрядов множителей, представленных в виде чисел со знаком или кодов чисел в беззнаковой форме. Режим операции задается подачей соответствующих сигналов на первый и второй управляющие входы узла 1. Узлы 1 могут быть реализованы любым из известных способов. Например, узел 1 вместе с одноразрядными регистрами 2 и 3 входит в состав БИС-умножителей К1802ВР3, К1802ВР4, К1802ВР5. Nodes 1 of a combination type are designed to calculate the product of the corresponding bits of the factors, presented in the form of signed numbers or codes of numbers in unsigned form. The operation mode is set by applying the corresponding signals to the first and second control inputs of node 1. Nodes 1 can be implemented by any of the known methods. For example, node 1, together with single-bit registers 2 and 3, is part of the LSI multipliers K1802BP3, K1802BP4, K1802BP5.

Буферные регистры 2 и 3 предназначены для хранения значений разрядов произведений, формируемых соответствующими узлами 1 и могут быть реализованы на синхронных двухтактных D-триггерах с входами установки в нулевое состояние. Buffer registers 2 and 3 are designed to store the values of the categories of products formed by the corresponding nodes 1 and can be implemented on synchronous push-pull D-flip-flops with inputs to the zero state.

Сумматоры 4 и 5 комбинационного типа, предназначены для вычисления разрядов сумм частичных произведений сомножителей. Они могут быть реализованы любым известным способом, например, в виде сумматоров с параллельным переносом. Adders 4 and 5 of the combination type are designed to calculate the digits of the sums of the partial products of the factors. They can be implemented in any known manner, for example, in the form of adders with parallel transfer.

Регистры 6 предназначены для хранения информации, формируемой на выходах 27 суммы соответствующих сумматоров 5 и могут быть реализованы на синхронных двухтактных триггерах с входами установки в нулевое состояние. Registers 6 are designed to store information generated at the outputs 27 of the sum of the respective adders 5 and can be implemented on synchronous push-pull triggers with inputs to the zero state.

Триггеры 7 предназначены для хранения разрядов переносов, возникающих при работе сумматоров 5, и могут быть реализованы на синхронных двухтактных D-триггерах с входами установки в нулевое состояние. Flip-flops 7 are intended for storing carry bits that occur during the operation of adders 5 and can be implemented on synchronous push-pull D-flip-flops with plant inputs in the zero state.

Коммутаторы 6 предназначены для передачи информации на их выходы 29 (входы переноса сумматоров 5) с первого или второго их информационных входов (выходов 25 и 28 переносов соответственно сумматоров 4 и 5) в зависимости от сигнала на их управляющих входах (входе 17 устройства). The switches 6 are designed to transmit information to their outputs 29 (transfer inputs of adders 5) from their first or second information inputs (outputs 25 and 28 transfers respectively of adders 4 and 5) depending on the signal at their control inputs (device input 17).

Узел 9 предназначен для формирования корректирующих поправок при работе устройства в режиме умножения чисел, представленных в дополнительном коде. Node 9 is designed to form corrective corrections when the device is operating in the mode of multiplying the numbers presented in the additional code.

Как известно, при умножении любого ненулевого положительного числа на отрицательное получается отрицательное произведение, расширяя знаковый разряд которого получают корректирующую поправку 11...11. Однако при умножении отрицательного числа на нуль, получают положительное число нуль и расширение будет 00. . .00. Необходимость введения поправки по знаку множимого (ненулевое значение разряда множителя) контролируется по старшему разряду произведения n-го узла 1, при этом подсуммирование поправки начинается после того, как в RS-триггер 37 будет записана "1", определяющая отрицательное частичное произведение. Далее в каждом такте через вход второго слагаемого n-го сумматора 4 поразрядно подсуммируется поправка 11...111 без запоминания возникающего при этом переноса. Нулевое значение разряда множимого контролируется с помощью дешифратора нуля, выполненного на элементе ИЛИ 35. Введение поправки по знаку множителя начинается (так же как и поправки по знаку множимого) после определения первого ненулевого разряда множимого, начиная с младших его разрядов, что фиксируется в RS-триггере 36. Разряд поправки при этом равен 11...11. Если далее следует нулевой разряд множимого, то разряд поправки будет 11...10, а если ненулевой разряд множимого - то 11...10 и т.д. As you know, when you multiply any nonzero positive number by negative, you get a negative product, expanding the sign digit of which you receive a correction correction of 11 ... 11. However, when multiplying a negative number by zero, a positive number of zero is obtained and the extension will be 00.. .00. The need to introduce corrections according to the sign of the multiplier (nonzero value of the digit of the multiplier) is controlled by the highest bit of the product of the nth node 1, and the summation of the correction begins after “1” is written to the RS flip-flop 37, which determines the negative partial product. Then, in each cycle, through the input of the second term of the nth adder 4, the correction 11 ... 111 is added bitwise without remembering the transfer resulting from this. The zero value of the discharge of the multiplicand is controlled using the zero decoder, executed on the OR 35 element. The correction by the sign of the multiplier begins (as well as the corrections by the sign of the multiplicative) after determining the first non-zero digit of the multiplicative, starting with its least significant bits, which is fixed in RS- trigger 36. The category of correction in this case is 11 ... 11. If the zero digit of the multiplicable follows, then the digit of the correction will be 11 ... 10, and if the nonzero digit of the multiplicable is 11 ... 10, etc.

В целях упрощения на структурной схеме условно не показаны цепи синхронизации и установки в нулевое состояние регистров 2, 3 и 6, триггеров 7, а также триггеров 36 и 37 узла 9, однако можно отметить, что имеется общая цепь синхронизации и общая цепь установки в нулевое состояние регистров 2, 3 и 6, триггеров 7, а также триггеров 36 и 37 узла 9. In order to simplify, the synchronization circuit and the zeroing state of registers 2, 3 and 6, triggers 7, and also the triggers 36 and 37 of node 9 are not conventionally shown in the structural diagram; however, it can be noted that there is a common synchronization circuit and a common zero circuit state of registers 2, 3 and 6, triggers 7, as well as triggers 36 and 37 of node 9.

Устройство для умножения чисел может работать в режиме вычисления произведения кодов - чисел в беззнаковой форме или в режиме вычисления произведения чисел, представленных в дополнительном коде. The device for multiplying numbers can work in the mode of calculating the product of codes - numbers in unsigned form or in the mode of calculating the product of numbers represented in the additional code.

Умножение кодов. Multiplication Codes.

В исходном состоянии регистры 2, 3 и 6, триггеры 7, а также триггеры 36 и 37 узла 9 обнулены, на входе 11 устройства присутствует без знака n-разрядный 2^k-ичный код множимого (n*k - разрядный двоичный код множимого). Предполагается, что множимое и множитель представлены в двоично-кодированной 2^k-ичной системе счисления, т.е. каждый разряд как множимого, так и множителя представляет собой набор из k двоичных цифр. На вход 16 устройства подан сигнал, настраивающий все узлы 1 на вычисление произведения разрядов сомножителей как кодов, на вход 12 - нулевые сигналы, а на вход 17 - сигнал, настраивающий коммутаторы 6 на передачу информации только с их первых информационных входов (выходов 25 сумматоров 4). Умножение в устройстве осуществляется за n+2 тактов.In the initial state, registers 2, 3 and 6, flip-flops 7, as well as flip-flops 36 and 37 of node 9 are reset, at the input 11 of the device there is an unsigned n-bit 2 ^k -type code of the multiplicand (n * k is the bit binary code of the multiplicand). It is assumed that the multiplier and factor are represented in a binary-coded 2 ^k- number system, i.e. each digit of both the multiplicable and the multiplier is a set of k binary digits. A signal was sent to input 16 of the device, which tuned all nodes 1 to calculate the product of the bits of the factors as codes, to the input 12, zero signals, and to input 17, a signal tuning the switches 6 to transmit information only from their first information inputs (outputs of 25 adders 4 ) Multiplication in the device is carried out for n + 2 clock cycles.

В каждом из n первых тактов работы устройства на его вход 10 поступает один 2^k-ичный разряд множителя (параллельно к двоичных разрядов). При этом, на выходах 20 и 21 i-го узла 1 (i=1,...,n) формируются соответственно старший и младший разряды двухразрядного произведения соответствующего разряда множителя, поступающего на его вход множителя с входа 10 устройства, на i-й разряд множимого, поступающий на его вход множимого с i-го разряда входа 11 устройства. Старший и младший разряды произведения i-го узла 1 по окончании каждого такта записываются в i-е регистры 2 и 3 соответственно. Одновременно с работой узлов 1 в каждом такте старший разряд произведения i-го узла 1, сформированный в предыдущем такте и хранящийся в i-м регистре 2, поступает на вход первого слагаемого i-го сумматора 4, на вход второго слагаемого которого поступает младший разряд (i+1)-го узла 1, сформированный в предыдущем такте и хранящийся в (i+1)-м регистре 3 (на вход второго слагаемого n-го сумматора 4 поступает нулевая информация с выхода 31 узла 9, а младший разряд первого узла 1, сформированный в предыдущем такте и хранящийся в первом регистре 3 поступает на вход первого слагаемого первого сумматора 5). Сумма указанных слагаемых i-го сумматора 4 с его выхода 24 поступает на вход первого слагаемого (i+1)-го сумматора 5, а их перенос - с выхода 25 через (i+2)-й коммутатор 8 на вход переноса (i+2)-го сумматора 5. На вход второго слагаемого i-го сумматора 5 поступает соответствующий разряд суммы частичных произведений сомножителей, сформированный в предыдущем такте и хранящийся в (i+1)-м регистре 8. На вход второго слагаемого (n+1)-го сумматора 5 поступает нулевая информация с выхода 32 узла 9. Сформированные сумматорами 5 разряды суммы частичных произведений в двухразрядном коде с их выходов 27 и 28 по окончании каждого такта записываются в соответствующие регистры 6 и триггеры 7.In each of the n first clock cycles of the device, its input 10 receives one 2 ^k -th digit of the multiplier (parallel to binary digits). At the same time, at the outputs 20 and 21 of the i-th node 1 (i = 1, ..., n), the highest and the least significant bits of the two-bit product of the corresponding digit of the factor, which is input to its input from the factor 10 from the input 10 of the device, are formed on the i-th the discharge of the multiplicand received at its input of the multiplicative from the i-th digit of the input of the device 11. The senior and junior digits of the product of the i-th node 1 at the end of each clock cycle are recorded in the i-th registers 2 and 3, respectively. Simultaneously with the operation of nodes 1 in each clock cycle, the senior bit of the product of the i-th node 1, formed in the previous cycle and stored in the i-th register 2, is fed to the input of the first term of the i-th adder 4, the input of the second term of which receives the least significant bit ( i + 1) -th node 1, formed in the previous clock and stored in the (i + 1) -th register 3 (the input of the second term of the n-th adder 4 receives zero information from the output 31 of node 9, and the least significant bit of the first node 1 , formed in the previous clock and stored in the first register 3 is received at d of the first term of the first adder 5). The sum of these terms of the i-th adder 4 from its output 24 goes to the input of the first term of the (i + 1) -th adder 5, and their transfer - from output 25 through the (i + 2) -th switch 8 to the transfer input (i + 2) of the adder 5. The input of the second term of the i-th adder 5 receives the corresponding bit of the sum of the partial products of the factors generated in the previous measure and stored in the (i + 1) -th register 8. The input of the second term (n + 1) -th adder 5 receives zero information from the output of 32 node 9. Formed by adders 5 digits of the sum of partial products in two bit code to their outputs 27 and 28 at the end of each stroke written into respective registers and flip-flops 6, 7.

После выполнения n первых идентичных тактов работы устройства на его вход 10 множителя поступает нулевая информация и осуществляется (n+1)-й такт, по окончании которого в регистры 2 и 3 записывается нулевая информация, а в регистры 8 и триггеры 7 - результат произведения сомножителей в двухрядном коде. After the first n identical clock cycles of the device have been executed, zero information is received at its input of a factor of 10 and the (n + 1) th clock is executed, after which zero information is recorded in registers 2 and 3, and in registers 8 and triggers 7 - the result of the product of factors in double-row code.

В (n+2)-м такте работы устройства на его вход 17 подается сигнал, настраивающий коммутаторы 6 на передачу информации с их первых и вторых информационных входов (выходов 25 и 28 переносов соответственно сумматоров 4 и 5) и осуществляется приведение двухрядного кода результата к однорядному. Следует отметить, что на выходах 25 сумматоров 4 в этом такте переносы не возникают, что позволяет упростить структуру коммутаторов 9 (фиг.2). In the (n + 2) -th clock cycle of the device, a signal is input to its input 17, which configures the switches 6 to transmit information from their first and second information inputs (outputs 25 and 28 transfers of adders 4 and 5, respectively) and a two-row result code is brought to single row. It should be noted that at the outputs of 25 adders 4, transfers do not occur in this clock cycle, which makes it possible to simplify the structure of switches 9 (Fig. 2).

Вывод n+1 младших 2^k-ичных разрядов 2n - разрядного произведения в устройстве осуществляется через его выход 18 по одному разряду в каждом такте работы устройства, начиная со второго такта, а вывод n-1 старших 2^k-ичных разрядов произведения - через выход 19 в (n+2)-м такте работы устройства.The output of n + 1 lower 2 ^k- bits of a 2n-bit product in the device is carried out through its output 18, one bit in each clock cycle of the device, starting from the second clock, and the output of n-1 senior 2 ^k- bits of the product - through the output 19 in the (n + 2) -th cycle of the device.

Умножение чисел, представленных в дополнительном коде. Multiplication of numbers represented in additional code.

Исходное состояние устройства аналогично описанному выше режиму (за исключением следующего) на входе 11 устройства присутствует n-разрядное значение множимого, включая его знаковый разряд: на вход 16 устройства подан сигнал, настраивающий n-й узел 1 на вычисление произведения код-число, а все остальные узлы 1 - на вычисление произведения кодов; на входы 13 и 16 поданы значения знаков множителя и множимого соответственно: на вход 12 - нулевые сигналы. Умножение в устройстве осуществляется за (n+2) тактов. На фиг. 4 показан пример умножения в предлагаемом устройстве 16-разрядных двоичных чисел, представленных в дополнительном коде в двоично-кодированной шестнадцатеричной системе счисления. Ввод корректирующих поправок с третьего такта работы устройства. Поправки вводятся при отрицательных множимом или множителе, а также зависят от того, есть ли в множимом или множителе нулевые разряды. Если младшие разряды множимого или множителя равны нулю, то первые разряды соответствующих поправок также равны нулю. Первый же ненулевой разряд множимого или множителя вызывает введение соответствующей поправки в виде 11...11. Поправка по знаку множителя во всех последующих тактах также равна 11...11, поскольку она подсуммируется в n-м сумматоре 4 без сохранения переноса. Значения разрядов поправки по знаку множимого зависят от того, какими являются последующие разряды множимого-нулевыми или ненулевыми. Если последующий разряд множимого равен нулю, то вводится поправка 11. . . 11, а если последующий разряд множимого не равен нулю, то вводится 11...10. The initial state of the device is similar to the mode described above (except for the following) at the device input 11 there is an n-bit value of the multiplicand, including its sign digit: a signal is sent to the device input 16, which sets the nth node 1 to calculate the code-number product, and all other nodes 1 - to calculate the product of codes; the inputs of 13 and 16 are given the values of the signs of the multiplier and the multiplicative, respectively: at the input 12 - zero signals. Multiplication in the device is carried out for (n + 2) ticks. In FIG. 4 shows an example of multiplication in the proposed device 16-bit binary numbers represented in the additional code in a binary-coded hexadecimal number system. Entering corrective corrections from the third cycle of the device. Corrections are introduced with a negative multiplier or factor, and also depend on whether the multiplier or factor has zero digits. If the least significant bits of the multiplier or factor are equal to zero, then the first bits of the corresponding amendments are also equal to zero. The first nonzero digit of the multiplier or factor causes the introduction of the corresponding correction in the form of 11 ... 11. The correction by the sign of the factor in all subsequent measures is also equal to 11 ... 11, since it is added up in the nth adder 4 without saving the carry. The values of the digits of the correction according to the sign of the multiplicand depend on what the subsequent digits of the multiplicand are — zero or nonzero. If the next digit of the multiplicable is zero, then amendment 11. is introduced. . 11, and if the subsequent digit of the multiplier is not equal to zero, then 11 ... 10 is entered.

В первом такте работы устройства на его вход 10 поступает младший значащий 2^k-ичный разряд множителя (параллельно k двоичных разрядов). При этом на выходах 20 и 21 k-го узла 1 (k=1,...n-1) формируются соответственно старший и младший разряды двухразрядного произведения младшего значащего разряда множителя, поступающего на его вход множителя с входа 10 устройства на k-й значащий разряд множимого, поступающий на его вход множимого с k-го разряда входа 11 устройства. В n-м узле 1 осуществляется умножение младшего значащего разряда множителя, поступающего на его вход множителя с входа 10 устройства на старший разряд множимого (этот разряд содержит информацию о знаке множимого), поступающий на его вход множимого с n-го разряда входа 11 устройства. Старший и младший разряды произведения i-го узла 1 по окончании первого такта записываются в i-е регистры 2 и 3 соответственно.In the first clock cycle of the device, the least significant 2 ^k -th digit of the multiplier (parallel to k binary digits) is supplied to its input 10. At the same time, at the outputs of 20 and 21 of the k-th node 1 (k = 1, ... n-1), the highest and the least significant bits of the two-bit product of the least significant digit of the multiplier received at the input of the multiplier from input 10 of the device to the k-th a significant digit of the multiplicand received at its input of the multiplicand from the kth bit of the input 11 of the device. In the nth node 1, the least significant digit of the factor is multiplied, which is received at its input by the factor from the input of the device 10 by the most significant digit of the multiplier (this bit contains information about the sign of the multiplier), which is input from the multiplier from the nth bit of the input of the device 11. The senior and junior digits of the product of the i-th node 1 at the end of the first measure are recorded in the i-th registers 2 and 3, respectively.

Во втором такте работы устройства на его вход 10 поступает второй значащий разряд множителя, с использованием которого в узлах 1 осуществляются аналогичные описанным выше действия. По окончании второго такта в i-е регистры 2 и 3 записываются старший и младший разряды произведения i-го узла 1, а в регистры 6 и триггеры 7 - соответствующие разряды частичного произведения множимого на младший разряд множителя. Кроме того, в этом такте на вход установки в единицу триггеры 37 узла 9 поступает информация о знаке частичного произведения, сформированного в первом такте, и если множимое отрицательное и первый разряд множителя не равен нулю, то триггер 37 устанавливается в "1", в противном случае он остается в состоянии "0". In the second clock cycle of the device, a second significant digit of the multiplier arrives at its input 10, with the use of which, in nodes 1, the operations described above are carried out similarly. At the end of the second measure, the highest and lowest bits of the product of the i-th node 1 are recorded in the i-th registers 2 and 3, and the corresponding bits of the partial product of the multiplier multiplied by the least significant bit of the factor are written in registers 6 and triggers 7. In addition, in this measure, information about the sign of the partial product formed in the first measure is received at the input of the unit into triggers 37 of node 9, and if the multiplier is negative and the first digit of the multiplier is not zero, then trigger 37 is set to “1”, otherwise case it remains in the state "0".

С третьего по n-й такты работы устройства через входы второго слагаемого n-го сумматора 4 и (n+1)-го сумматора 5 вводятся корректирующие поправки. При отрицательном множителе на входе 13 устройства присутствует "1", а при отрицательном множимом на входе 15 устройства присутствует "1". На вход 14 устройства подается по одному разряду в каждом такте множимое, начиная с его младшего разряда. На вход 12 устройства подается сигнал, разрешающий прохождение корректирующих поправок на выходы 31 и 32 узла 9. Ненулевые значения поправок формируются после установки триггеров 36 и 37 в "1", т.е. , когда соответствующие разряды множимого и множителя не равны нулю. После чего, на выходе 31 узла 9 всегда будет присутствовать "11...11", а на выходе 32 узла 9 - или "11...10" (если следующий разряд множимого не равен нулю), или "11...11", (если следующий разряд множимого равен нулю). Corresponding corrections are introduced from the third to the n-th clock cycles of the device through the inputs of the second term of the n-th adder 4 and the (n + 1) -th adder 5. With a negative factor at the input 13 of the device, there is "1", and with a negative multiplier at the input 15 of the device there is "1". At the input 14 of the device, one bit in each clock cycle is multiplied, starting with its least significant bit. At the input 12 of the device, a signal is issued that allows the passage of corrective corrections to the outputs 31 and 32 of node 9. Non-zero values of the corrections are formed after setting the triggers 36 and 37 to "1", when the corresponding digits of the multiplier and the multiplier are not equal to zero. After that, the output 31 of node 9 will always have "11 ... 11", and the output 32 of node 9 will either be "11 ... 10" (if the next digit of the multiplier is not equal to zero), or "11 ... 11 ", (if the next digit of the multiplicable is zero).

С третьего по (n-1)-й такты работы устройства на его вход 10 подаются с третьего по (n-1)-й значащие разряды множителя по одному разряду в каждом такте. В узлах 1 и сумматорах 4 и 5 при этом осуществляются действия, аналогичные описанному выше второму такту работы устройства с подсуммированием через входы второго слагаемого n-го сумматора 4 и (n+1)-го сумматора 6 корректирующей информации, причем перенос, возникающий в результате суммирования в n-м сумматоре 4 теряется, а перенос, возникающий в результате суммирования в (n+1)-м сумматоре 5 записывается по окончании каждого такта в n-й триггер 7. From the third to the (n-1) -th clock cycles of the device, its input 10 receives the third to the (n-1) -th significant bits of the multiplier, one bit in each clock cycle. In nodes 1 and adders 4 and 5, actions are carried out similar to the second cycle of the device described above with the addition of the inputs of the second term of the n-th adder 4 and the (n + 1) -th adder 6 of the corrective information, the transfer resulting from the summation in the nth adder 4 is lost, and the transfer resulting from the summation in the (n + 1) -th adder 5 is recorded at the end of each clock cycle in the nth trigger 7.

В n-м такте работы устройства на вход 10 устройства подается самый старший разряд множителя, который содержит информацию о знаке множителя. На вход 16 устройства поступает сигнал, настраивающий с первого по (n-1)-й узлы 1 на вычисление произведения число-код, а n-й узел 1 на умножение чисел. Работа устройства аналогична описанной выше. In the nth clock cycle of the device, the most significant bit of the factor, which contains information about the sign of the factor, is supplied to the input 10 of the device. The input 16 of the device receives a signal that adjusts from the first to the (n-1) th nodes 1 to calculate the product number-code, and the n-th node 1 to multiply the numbers. The operation of the device is similar to that described above.

В (n+1)-м такте работы устройства на вход 10 устройства подается нулевая информация. В сумматорах 4 и 5 выполняются аналогичные описанным выше действия и по окончании (n+1)-го такта в регистры 6 и триггеры 7 записываются разряды полного произведения сомножителей с учетом корректирующих поправок в двухрядном коде. In the (n + 1) -th clock cycle of the device, zero information is supplied to the input 10 of the device. In adders 4 and 5, the operations described above are performed and, at the end of the (n + 1) -th cycle, registers 6 and triggers 7 record the digits of the complete product of the factors taking into account the correction corrections in the two-row code.

В (n+2)-м такте работы устройства на его вход 17 подается сигнал, настраивающий коммутаторы 8 на передачу информации с их первых и вторых информационных входов (выходов 25 и 28 переносов соответственно сумматоров 4 и 5) и осуществляется приведение двухрядного кода результата к однорядному. In the (n + 2) -th clock cycle of the device, a signal is input to its input 17, which configures the switches 8 to transmit information from their first and second information inputs (outputs 25 and 28 transfers of adders 4 and 5, respectively) and a two-row result code is brought to single row.

Вывод (n+1) младших 2^k-ичных разрядов 2n-разрядного произведения в устройстве осуществляется через его выход 18 по одному разряду в каждом такте работы устройства, начиная со второго такта, а вывод (n-1) старших 2^k-ичных разрядов произведения - через выход 19 в (n+2)-м такте работы устройства.The output of the (n + 1) lower 2 ^k- bits of the 2n-bit product in the device is carried out through its output 18, one bit in each clock cycle of the device, starting from the second clock, and the output of (n-1) the highest 2 ^k- bits works through output 19 in the (n + 2) -th clock cycle of the device.

Claims (1)

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ, содержащее n одноразрядных узлов умножения (n - разрядность множимого), две группы по n буферных регистров, n комбинационных сумматоров первой группы и n + 1 комбинационных сумматоров второй группы, причем вход множителя i-го одноразрядного узла умножения (i = 1, . . . , n) соединен с входом множителя устройства, вход i-го разряда множимого которого соединен с входом множимого i-го одноразрядного узла умножения, первый и второй управляющие входы которого соединены с первым управляющим входом устройства, выходы старшего и младшего разрядов i-го одноразрядного узла умножения соединены с входами i-х буферных регистров соответственно первой и второй групп, отличающееся тем, что в него введены n + 1 регистров промежуточного результата, n триггеров переноса, n - 1 коммутаторов и узел формирования коррекции, причем выход i-го буферного регистра первой группы соединен с входом первого слагаемого i-го комбинационного сумматора первой группы, выход суммы которого соединен с входом первого слагаемого (i + 1)-го комбинационного сумматора второй группы, выход j-го буферного регистра второй группы (j = 2, ... , n) соединен с входом второго слагаемого (j - 1)-го комбинационного сумматора первой группы, выход переноса которого соединен с первым информационным входом (j-1)-го коммутатора, второй информационный вход которого соединен с выходом переноса j-го комбинационного сумматора второй группы и входом (j-1)-го триггера переноса, выход первого буферного регистра второй группы соединен с входом первого слагаемого первого комбинационного сумматора второй группы, выход переноса которого соединен с входом переноса второго комбинационного сумматора второй группы, вход второго слагаемого n-го комбинационного сумматора первой группы соединен с первым выходом поправки узла формирования коррекции, второй выход поправки которого соединен с входом второго слагаемого (n + 1)-го комбинационного сумматора второй группы, выход переноса которого соединен с входом n-го триггера переноса, выход i-го триггера переноса соединен с входом переноса i-го комбинационного сумматора первой группы, выход суммы t-го комбинационного сумматора второй группы (t = 1, ... , n + 1) соединен с входом t-го регистра промежуточного результата, выход первого регистра промежуточного результата подключен к первому выходу устройства, второй выход которого соединен с выходом j-го регистра промежуточного результата, вход второго слагаемого i-го комбинационного сумматора второй группы соединен с выходом (i + 1)-го регистра промежуточного результата, второй управляющий вход устройства соединен с управляющим входом k-го коммутатора (k = 1, ... , n - 1), выход которого соединен с входом переноса (k + 2)-го комбинационного сумматора второй группы, первый, второй, третий, четвертый и пятый входы узла формирования коррекции соединены соответственно с входами режима работы, знака множителя, последовательной подачи множимого, знака множимого устройства и выходом n-го буферного регистра первой группы.  DEVICE FOR NUMBERS Multiplication, containing n one-bit multiplication nodes (n is the bit capacity of the multiplicand), two groups of n buffer registers, n combination adders of the first group and n + 1 combination adders of the second group, and the input of the multiplier of the i-th one-bit multiplication node (i = 1,..., N) is connected to the input of the multiplier of the device, the input of the i-th digit of the multiplicable of which is connected to the input of the multiplicative of the i-th single-digit multiplication node, the first and second control inputs of which are connected to the first control input of the device, the outputs of the senior and the least significant bits of the i-th one-bit multiplication node are connected to the inputs of i-buffer registers of the first and second groups, respectively, characterized in that n + 1 intermediate result registers, n transfer triggers, n - 1 switches and correction correction unit are introduced into it, moreover, the output of the i-th buffer register of the first group is connected to the input of the first term of the i-th combinatory adder of the first group, the output of the sum of which is connected to the input of the first term of the (i + 1) -th combinatory adder of the second group, the output of the j-th buffer the register of the second group (j = 2, ..., n) is connected to the input of the second term of the (j - 1) -th combinational adder of the first group, the transfer output of which is connected to the first information input of the (j-1) -th switch, the second information the input of which is connected to the transfer output of the jth combination adder of the second group and the input of the (j-1) th transfer trigger, the output of the first buffer register of the second group is connected to the input of the first term of the first combination adder of the second group, the transfer output of which is connected to the transfer input of the secondthe combinatorial adder of the second group, the input of the second term of the nth combinatory adder of the first group is connected to the first output of the correction node of the correction formation, the second output of the correction of which is connected to the input of the second term of the (n + 1) th combinatory adder of the second group, the transfer output of which is connected to by the input of the nth transfer trigger, the output of the ith transfer trigger is connected to the transfer input of the i-th combination adder of the first group, the output of the sum of the t-th combination adder of the second group (t = 1, ..., n + 1) is connected to the input th t-th register of the intermediate result, the output of the first register of the intermediate result is connected to the first output of the device, the second output of which is connected to the output of the j-th register of the intermediate result, the input of the second term of the i-th combination adder of the second group is connected to the output (i + 1) -th register of intermediate result, the second control input of the device is connected to the control input of the k-th switch (k = 1, ..., n - 1), the output of which is connected to the transfer input of the (k + 2) -th combinational adder of the second group, first, tue The second, third, fourth and fifth inputs of the correction forming unit are connected respectively to the inputs of the operation mode, multiplier sign, sequential feed of the multiplicand, sign of the multiplicable device and the output of the nth buffer register of the first group.

Images