SU1365131A1

SU1365131A1 - Буферное запоминающее устройство

Info

Publication number: SU1365131A1
Application number: SU864086951A
Authority: SU
Inventors: Андрей Олегович Привалов; Александр Иванович Волков; Виталий Семенович Котов; Николай Алексеевич Фомин
Original assignee: Предприятие П/Я Р-6886
Priority date: 1986-05-13
Filing date: 1986-05-13
Publication date: 1988-01-07

Abstract

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам, и предназначено дл сопр жени периферийных устройств с ЭВМ, имеющими параллельный интерфейс . Целью изобретени вл етс расширение области применени устройства за счет обеспечени асинхронных режимов записи и чтени данных. Устройство содержит генератор 1 импульсов, первый 2 и второй 3 формирователи управл ющих сигналов, с первого по п тый триггеры 4, 5, 6, 16.и 17, элемент ИЛИ 7, счетчик 8 адреса записи, три элемента И 9-11, коммутатор 12, накопитель 13, блок 14 сравиени , счетчик 18 адреса чтени , элементы И-НЕ 15, 19, шинные формирователи 20, 21 и элементы НЕ 22, 23 и 24. Асинхронна работа буферного запоминающего устройства в режимах записи и чтени обеспечиваетс применением формирователей 2 и 3, формирующих соответственно сигнгшы управлени записью и чтением. При поступлении сигналов записи по входу 41 вход 44 опроса готовности к чтению устройства блокируетс триггерами 5 и 4. При отi (Л

Description

Ifi ЭЬ Л

U9

сутствии сигналов записи на входе 41 сигналом с п того выхода формировател 2 устройство переводитс в режим готовности к чтению, о чем сигнализирует сигнал на выходе 42 и нулевое состо ние выхода триггера 16. Сигнал

чтени подаетс по входу 45. Нулевое состо ние выхода 43 триггера 17 соответствует переполнению накопител 13. Информаци записываетс по входам 47 и считываетс на выходную шину 46. 3 ил.

1

Изобретение относитс к вычислительной технике, в частности к запо- минающим устройствам, и предназначен дл сопр жени периферийных устройст

с ЭВМ, имеющими параллельный интерфейс .

Целью изобретени вл етс расширение области применени устройства за счет обеспечени асинхронных режи MOB записи и чтени данных.

На фиг.1 представлена функциональна схема предлагаемого устройства J на фиг.2 и 3 - функциональные схемы наиболее предпочтительных ва- риантов выполнени соответственно первого и второго формировате.1.-й управл ющих сигналов.

Устройство содержит генератор 1 импульсов, первый 2 и второй 3 форми рователи управл ющих сигналов, с первого по третий триггеры 4-6, элемент ИЛИ 7, счетчик 8 адреса записи,,с первого по третий элементы И 9-11, коммутатор 12, накопитель 13, блок 14 сравнени , первый элемент И-НЕ 15 четвертый 16 и п тый 17 триггеры, счетчик 18 адресов чтени , второй элемент И-НЕ 19, первый 20 и второй 21 шинные формирователи и с первого по третий элементы НЕ 22-24.

Первый формирователь 2 управл ющи сигналов содержит (фиг.2) триггеры 25-30 и элементы И-НЕ 31-35. Второй формирователь 3 управл ющих сигналов содержит (фиг.З) триггеры 36-38 и элементы И-НЕ 39 и 40.

Кроме того, устройство имеет (фиг.1) вход 41 записи, выходы 42 и

43сигнала готовности к чтению, вход

44опроса, вход 45 чтени , выходную шину 46 данных и информационные входы 47.

Устройство работает следующим образом .

Перед началом работы триггеры 4 и 6 (фиг.1), счетчики В и 18 и формирователи 2 и 3 устанавливаютс в нулевое состо ние, а триггеры 16 и 17 - в единичное (цепь установки на фиг.J не показана).

Единичное состо ние выхода триггера 16 соответствует неготовности устройства к выдаче данных, а единичное состо ние выхода триггера 17 - непереполненному состо нию накопител 13, единичный сигнал с выхода триггера 17 поступает на вход элемента И 9 и при по влении единичного сигнала за вки на входе 41 элемента И 9 с его выхода сигнал 1 поступает на вход данных триггера 4, блокиру его работу по входу 44. Сигнал с выхода элемента И 9 поступает на вход запуска формировател 2, на выходах которого формируютс сигналы, управл ющие записью информации. Сигнал с первого выхода формировател 2 поступает на первьш вход триггера 5 и формирует на его выходе сигнал интервала записи, которьй поступает через элемент И 10 на выход триггера 4 и, устанавлива его в единичное состо ние , блокирует вход 44, т.е. режим чтени . С первого выхода формировател 2 сигнал поступает на вход установки триггера 6 и формирует на его выходе сигнал управлени коммутатором 12, который подключает выходы счетчика 8 по адресным входам накопител 13. Сигнал с второго выхода формировател 2 поступает на вход управлени записью и чтением накопител 13, по этому сигналу информаци , поступивша на входы 47 формировател 20, через него записываетс в накопитель 13. Сигнал с третьего выхода формировател 2 поступает на вход счетчика 13. Сигнал с третьего выхода

31

формировател 2 поступает на счетчик 8 и измен ет его состо ние. Таким образом наращиваетс адрес записи. С четвертого выхода формировател 2 сигнал поступает на вход сброса триггера 6, перебрасыва который, подключает через коммутатор 12 выход счетчика 18 к адресным входам накопител 13. С п того выхода формировател 2, сигнал поступает на вход сброса триггера 5 и перебрасывает его, снима тем самым сигнал интервала записи и разреша работу триггера 4 по входу 44, а также сигнал с п того выхода формировател 2 поступает через элемент НЕ 22 на первый вход.элемента И 11 и при наличии сигнала равенства адресов, записи, и чтени , который поступает с блока 14, устанавливает триггер 17 в нулевое состо ние, что соответствует переполнению накопител 13. Этот же сигнал, поступаюпц й с п того выхода формировател 2 на второй вход элемента И 9, закрывает его дл прохождени сигналов по входу 41 Сигнал с п того выхода формировател 2 поступает на вход элемента ИЛИ 7 и устанавливает триггер 16 в единичное состо ние, о чем свидетельствует сигнал готовности устройства к считыванию информации на выходе 42. Считывание информации происходит в два этапа: сначала приходит на вход 44 сигнал опроса готовности, который поступает на вход триггера 4, и при отсутствии сигнала на входе 41, причем на выходе элемента 49 присутствует нулевой потенциал, устанавливает триггер 4 в нулевое состо ние, при этом на выходе триггера 4 формируетс сигнал интервала считывани , этот сигнал поступает на вход формировател 2 и запрещает его работу, с второго выхода триггера 4 инверсный сигнал поступает на второй вход элемента И-НЕ 19, в результате сигнал готовности с выхода триггера 16 проходит на информационный вход формировател 21, и при наличии на входе 44 сигнала опроса сигнал готовности проходит на

шину 46. После анализа в ЭВМ при наличии сигнала готовности устройства к чтению данных сигнал считывани с входа 45 поступает на вход формирова- тел 3, на выходе которого формируютс сигналы, управл ющие считыванием, сигнал с входа 45 поступает на вход сброса триггера 16, сбрасьша сигнал

5 О Q

g

5

0

314

готовности, а также на управл ющий вход формировател 20, в результате информаци , считанна из накопител

13,поступает на шину 46. С первого выхода формировател 3 сигнал поступает на вход счетчика 18 и мен ет его состо ние, с второго выхода формировател 3 поступает На второй вход элемента И 10, через него - на первый вход триггера 4 и сбрасывает сигнал интервала считывани . Сигнал с второго выхода формировател 3 поступает на вход триггера 17 и сбрасывает си1- нал переполнени устройства на выходе 43, если триггер 17 бьш установлен в нулевое состо ние, или подтверждает единичное состо ние триггера 17.

С выхода формировател 3 сигнал поступает через элемент НЕ 24 на вход элемента И-НЕ 15 и при отсутствии сигнала равенства адресов чтени и записи, поступающего с выхода блока

14,проходит через элемент ИЛИ 7 на вход установки триггера 16 и устанавливает его в состо ние Готовность.

Claims

Формула изобретени

Буферное запоминающее устройство, содержащее накопитель, счетчик адресов записи, счетчик адресов чтени , триггеры с первого по третий, отличающеес тем, что, с целью распшрени области применени устройства за счет обеспечени асинхронных режимов записи и чтени данных , в него введены первый и второй формирователи управл ющих сигналов, коммутатор, первый и второй щинные формирователи, блок сравнени , четвертый и п тый триггеры, элемент ИЛИ, элементы И с первого по третий, первый и второй элементы И-НЕ, элементы НЕ с первого по третий и генератор импульсов, выход которого подключен к входам синхронизации формирователей управл ющих сигналов, причем первый выход первого формировател управл ющих сигналов соединен с входами установки второго и третьего триггеров, выходы которых подключены соответственно к первому входу второго элемента И и к управл ющему входу коммутатора , выходы которого соединены с адресными входами накопител , вход управлени записью и чтением которого соединен с вторым выходом первого формировател управл ющих сигналов.

51

третий выход которого подключен к счетному входу счетчика адресов записи , выходы которого соединены с одними из информационных входов коммутатора и блока сравнени , другие информационные входы которых подключены к выходам счетчика адресов чтени , счетный вход которого соединен с первым выходом второго формирова- тел управл ющих сигналов, второй выход которого подключен к входу установки в 1 п того триггера, входу третьего элемента НЕ и второму входу второго элемента И, выход которого соединен с входом асинхронной установки в 1 первого триггера, пр мой выход которого подключен к входу сброса первого формировател управл - Ю1ДИХ сигналов, четвертый выход кото- рого соединен с входом сброса третьего триггера, а п тый выход - с входом сброса второго триггера, первым входом элемента ИЛИ и входом первого элемента НЕ, выход которого подключен к первому входу третьего элемента И, выход которого соединен с входом установки в О п того триггера , выход которого подключен к первому входу первого элемента И, выход которого соединен с входом, запуска первого формировател управл ющих сигналов и входом данных первого триггера, инверсный выход которого подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с единичным выходом четвертого триггера, вход установки в 1

Q g 5 п

5

31е

которого подключен к выходу элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИгНЕ, первый вход которого подключен к выходу третьего элемента НЕ, второй выход первого элемента И-НЕ соединен с выходом блока сравнени и входом второго элемента НЕ, выход которого подключен к второму входу третьего элемента И, информационные входы и выходы накопител соединены с одними из информационных выходов и входов первого шинного формировател , другие входы и выходы которого вл ютс информационными входами и выходами устройства , выход второго элемента И-НЕ подключен к информационному входу второго шинного формировател , выходы которого вл ютс одними из выходов сигналов готовности к чтению устройства , управл ющий вход первого шинного формировател , второй вход второго формировател управл ющих сигналов и вход сброса четвертого триггера объединены и вл ютс входом чтени устройства, вход установки в О первого триггера и управл ющий вход второго шинного формировател объединены и вл ютс входом опроса устройства , входом записи и выходом разрешени записи которого вл ютс соответственно второй вход первого элемента И и выход п того триггера, четвертый выход первого формировател управл ющих сигналов вл етс другим выходом сигнала готовности к чтению устройства.

J Фигг

цг.З

Составитель Т.Зайцева

Редактор О.Головач

Техред М.Ходанич

Заказ 6641/45Тираж 590Подписное

ВНЙИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

t 10.17.2

Корректор М.Демчик