SU1307592A1 - Device for merging correlated pulse signals - Google Patents

Abstract

Изобретение относитс  к импульсной техникеу и может быть использовано при передаче по общему импульсфВыход суммы Выход переноса Г- ному каналу св зи аналоговой информации от нескольких абонентов. Цель изобретени  - повьшение помехозащищенности . Дл  достижени  поставленной цели в устройство введены элементы 3,4 задержки, элементы 5,6,7, совпадени , элемент ИЛИ 9. Устройство также содержит одноразр дный двоичный сумматор 1, триггер 2 пам ти и элемент ИЛИ 8. Повьшение помехозащищенности обеспечиваетс  уменьшением искажени  входных сигналов за счет обеспечени  возможности их расфази- ровки и повьшени  надежности. 1 ил. (Л Ц LT | СЛ соThe invention relates to a pulse technique and can be used when transmitting over a common pulse. Sum output. Transfer output to a GNU link of analog information from several subscribers. The purpose of the invention is to increase the noise immunity. To achieve this goal, 3.4 delay elements, 5,6,7 elements, matches, the OR 9 element are entered into the device. The device also contains a one-bit binary adder 1, memory trigger 2 and the OR element 8. Interference immunity is reduced by reducing the distortion of the input signals by allowing their dephasing and increasing reliability. 1 il. (L C LT | SL with

Description

11301130

Изобретение относитс  к импульсной технике и может быть использовано при передаче по общему импульсному каналу св зи аналоговой информации от нескольких абонентов.The invention relates to a pulse technique and can be used when transmitting analog information from several subscribers over a common pulse channel.

Цель изобретени  - повышение помехозащищенности путем уменьшени  искажений входных сигналов за счет обеспечени  и возможности их расфа- зировки и повьш1ение надежности рабо- ты устройства.The purpose of the invention is to increase the noise immunity by reducing the distortion of the input signals due to the provision and possibility of their de-fragmentation and increasing the reliability of the device.

На чертеже представлена функциональна  схема устройства дл  объединени  коррелированных импульсных сигналов .The drawing shows a functional diagram of the device for combining correlated pulse signals.

Устройство дл  объединени  коррелированных импульсных сигналов содержит одноразр дный двоичный-сумматор 1 и триггер 2 пам ти. Выход суммы одноразр дного двоичного сумматора 1 соединен с входом элемента 3 задержки , а выход переноса подключен к входу элемента 4 задержки. Кроме тоA device for combining correlated pulse signals comprises a one-bit binary adder 1 and a trigger 2 of memory. The output of the one-bit binary adder 1 is connected to the input of the delay element 3, and the transfer output is connected to the input of the delay element 4. Besides

го, выход суммы одноразр дного двоичfirst output of the one-bit binary sum

ного сумматора 1 подключен к одному из входов элемента 5 совпадени .A full adder 1 is connected to one of the inputs of a matching element 5.

Выход элемента 3 задержки и инверсный выход триггера 2 пам ти подключены к входам элемента 6 совпаде . „ The output of the delay element 3 and the inverse output of the trigger 2 memory are connected to the inputs of the element 6 coincident. „

ни , а выход 4 и пр мой выход триггера 2 пам ти подключены к входам элемента 7 совпадени . Выходы элементов 6 и 7 совпадени  через элемент ИЛИ 8 подключены к второму входу элемента 5 совпадени , выход кото- рого и выход переноса одноразр дного двоичного сумматора 1 подключены к информационному входу триггера 2 пам ти через элемент ИЛИ 9.and output 4 and the direct output of memory trigger 2 are connected to the inputs of the matching element 7. The outputs of elements 6 and 7 match through the element OR 8 are connected to the second input of the element 5 matches, the output of which and the transfer output of the one-bit binary adder 1 are connected to the information input of the memory trigger 2 via the element OR 9.

Устройство работает следующим об- разом.The device works as follows.

При совпадении символов в объедин емых сигналах на выходе переноса одноразр дного двоичного сумматора 1 возникает импульс. Этот импульс про- ходит через элемент ИЛИ 9 на инфор- мационньй вход триггера 2 пам ти и независимо от состо ни  триггера 2 пам ти в предьщущий момент времени устанавливает его в единичное состо - ние.If the characters in the combined signals coincide, a pulse is generated at the transfer output of the one-bit binary adder 1. This impulse passes through the element OR 9 to the information input of trigger 2 of memory and, regardless of the state of trigger 2 of memory, sets it to a single state at a previous moment in time.

Таким образом, если в объедин емых сигналах в данном такте имеетс  одновременно символ 1, то на выходе . устройства формируетс  символ 1.Thus, if in the combined signals in a given clock cycle there is simultaneously a symbol 1, then at the output. device is formed symbol 1.

При совпадении символов О в объедин емых сигналах на выходах суммы и переноса одноразр дного двоичногоIf the characters O in the combined signals at the outputs of the sum and the transfer of a one-bit binary

5five

00

5five

30thirty

J5 40J5 40

45 50 45 50

.55 .55

сумматора импульсы не образуютс , На информационный вход триггера 2 пам ти импульс не поступает, и независимо от предыдущего состо ни  триггер устанавливаетс  в нулевое состо ние.the adder does not generate pulses, the pulse does not arrive at the information input of trigger 2 of memory, and regardless of the previous state, the trigger is set to the zero state.

Таким образом, при совпадении символов О на выходе устройства импульс отсутствует.Thus, with the coincidence of the characters O at the output of the device, there is no pulse.

Если в одном из объедин емых сигналов возникает символ 1, а в другом - символ О, то на выходе переноса одноразр дного двоичного сумматора 1 импульс отсутствует, а на выходе суммы возникает импульс. Если в предыдущем такте совпадали символы 1, то на выходе триггера 2 пам ти, а также на выходе элементов 3 и 4 задержки на такт возникают импульсы. Эти импульсы проход т через элементы 6 и 7 совпадени  и элемент ИЛИ 8 на элемент 5 совпадени . С выхода элемента 5 совпадени  через элемент ИЛИ 9 импульс поступает на информационный вход триггера пам ти и поддерживает его в единичном состо нии.If the symbol 1 appears in one of the combined signals, and the symbol O appears in the other, then at the transfer output of a one-bit binary adder 1 a pulse is absent, and at the output of the sum a pulse occurs. If in the previous clock the symbols 1 coincided, then at the output of the trigger 2 of the memory, as well as at the output of the elements 3 and 4, delays per clock occur pulses. These pulses pass through the elements 6 and 7 of the match and the element OR 8 to the element 5 of the match. From the output of element 5, coincidence through the element OR 9, the pulse arrives at the information input of the memory trigger and maintains it in a single state.

Если в предыдущем такте в объедин емых сигналах совпадали символы О, то на выходе триггера 2 пам ти импульс отсутствует. Отсутствуют импульсы также на выходах элементов 3 и 4 задержки на такт элементов 6 и 7 совпадени , элемента ИЛИ 8, элемента 5 совпадени  и элемента ИЛИ 9. Поэтому на информационном входе триггера 2 пам ти импульс отсутствует и триггер остаетс  в нулевом состо нии.If in the previous cycle, the O symbols in the combined signals coincided, then at the output of trigger 2 of the memory a pulse is absent. There are also no pulses at the outputs of elements 3 and 4 of a delay per cycle of elements 6 and 7 of a match, element OR 8, element 5 of a match, and element OR 9. Therefore, there is no pulse at the information input of memory trigger 2 and the trigger remains in the zero state.

в предыдущем такте в объедин емых сигналах совпадал,и символы 1 и о, то на выходе элемента 3 задержки формируетс  импульс, а на выходе элемента 4 импульс отсутствует. in the previous cycle in the combined signals coincided, and the symbols 1 and o, then a pulse is formed at the output of the delay element 3, and no pulse at the output of the element 4.

Если триггер 2 пам ти в предыдущем такте находилс  в единичном состо нии , то на выходах элементов 6 и 7 совпадени , элемента ИЛИ 8, элемента 5 совпадени  и элемента ИЛИ 9 импульс отсутствует и триггер 2 пам ти переходит в нулевое состо ние. IIf the memory trigger 2 in the previous cycle was in the single state, then the outputs of elements 6 and 7 of the match, the element OR 8, the element 5 of the match and the element OR 9 have no pulse and the trigger 2 of the memory goes to the zero state. I

Если в предьщущем такте триггер 2 пам ти находилс  в нулевом состо нии, то на выходе элемента 6 совпадени  формируетс  импульс. Этот импульс проходит через элемент ИЛИ 8, элемент 5 совпадени  и элемент ИЛИ 9 на ин- формационньм вход триггера 2 пам ти и устанавливает его в единичное состо ние .If in the previous clock cycle the memory trigger 2 was in the zero state, then a pulse is formed at the output of the coincidence element 6. This pulse passes through the OR element 8, the coincidence element 5 and the OR element 9 to the information input of the memory trigger 2 and sets it to the one state.

313075924313075924

Поэтому если в одном из суммируе- суммы и переноса одноразр дного дво- мых сигналов возникает символ 1, ичного сумматора через первый и вто- а в другом - символ О, выходной рой элементы задержки соединены соот- сигнал устройства представл ет собой ветственно с первыми входами первого чередующуюс  последовательность сим- и второго элементов совпадени , к волов 1 и О. Пам ть на один такт вторым входам которых подключены со- осуществл етс  триггером 2 пам ти ответственно пр мой и инверсньш вы- и элементами 3 и 4 задержки.ходы триггера пам ти, входы управлени  первого и второго элементов заФормула изобретени  О держки подключены к шине тактовойTherefore, if the symbol 1 appears in one of the summation of the sum and transfer of the one-digit dual signals, the egg adder through the first and second and in the other the symbol O, the output swarm delay elements are connected to the corresponding signal of the device the first alternating sequence of sym- and second elements of coincidence, to oxen 1 and o. The memory for one clock cycle the second inputs of which are connected is accomplished by trigger 2 memory responsibly direct and inverse output and elements 3 and 4 of the delay. tee in s control of the first and second members zaFormula invention Derzhko O connected to the bus clock

частоты, выходы первого и второгоfrequencies, first and second outputs

Устройство дл  объединени  корре- элементов совпадени  через первьш лированных импульсных сигналов, со- элемент ИЛИ подключены к первому держащее одноразр дный двоичньй сум- входу .третьего элемента совпадени , матор, к входам которого подключены 5 второй вход которого подключен к вы- перва  и втора  входные шины соответ- ходу суммы одноразр дного двоичного ственно, первьш элемент ИПИ, триггер сумматора, выход третьего элемента пам ти и шина тактовой частоты, о т- совпадени  и выход переноса однораз- личающеес  тем, что, с це- р дного двоичного сумматора соедине- лью повьшшни  помехозащищенности и 20 ны с входами второго элемента ИЛИ, повьшени  надежности работы, в него выход которого подключен к управл ю- дополнительно введены два элемента щему входу триггера пам ти, вход син- задержки, три элемента совпадени , хронизаДии которого соединен с шиной второй элемент ИЛИ, причем выходы тактовой частоты.A device for combining the match elements via the first impulse signals, the OR element is connected to the first one-bit binary sum-input. The third match element, the device, to the inputs of which 5 are connected, the second input is connected to the first and second input tires correspond to the course of the sum of a one-bit binary, the first element of the IPI, the trigger of the adder, the output of the third memory element and the clock frequency bus, the m-coincidence and the transfer output are one-time because, from the center of the binary a common adder with a connection of interference immunity and 20 with the inputs of the second element OR, the reliability of operation increased, the output of which is connected to the control- additionally introduced two elements of the memory trigger input, the input of the syn- delay, three elements of coincidence, which were chronized the second element OR is connected to the bus, and the clock frequency outputs.

Claims (1)

Формула изобретения ИThe claims and Устройство для объединения коррелированных импульсных сигналов, содержащее одноразрядный двоичный сумматор, к входам которого подключены 15 первая и вторая входные шины соответственно, первый элемент ИЛИ, триггер памяти и шина тактовой частоты, о тличающееся тем, что, с целью повышения помехозащищенности и 20 повышения надежности работы, в него дополнительно введены два элемента задержки, три элемента совпадения, второй элемент ИЛИ, причем выходы суммы и переноса одноразрядного двоичного сумматора через первый и второй элементы задержки соединены соответственно с первыми входами первого и второго элементов совпадения, к вторым входам которых подключены соответственно прямой и инверсный выходы триггера памяти, входы управления первого и второго элементов задержки подключены к шине тактовой частоты, выходы первого и второго элементов совпадения через первый элемент ИЛИ подключены к первому входу .третьего элемента совпадения, второй вход которого подключен к выходу суммы одноразрядного двоичного сумматора, выход третьего элемента совпадения и выход переноса одноразрядного двоичного сумматора соединены с входами второго элемента ИЛИ, выход которого подключен к управляющему входу триггера памяти, вход синхронизации которого соединен с шиной тактовой частоты.A device for combining correlated pulse signals containing a single-bit binary adder, the inputs of which are connected to the 15 first and second input buses, respectively, the first OR element, a memory trigger and a clock bus, characterized in that, in order to increase noise immunity and 20 to increase operational reliability , it additionally introduces two delay elements, three coincidence elements, a second OR element, and the outputs of the sum and transfer of a single-bit binary adder through the first and second delay elements connected respectively to the first inputs of the first and second coincidence elements, the direct and inverse outputs of the memory trigger are connected respectively to the second inputs, the control inputs of the first and second delay elements are connected to the clock bus, the outputs of the first and second coincidence elements are connected through the first OR element to the first the input of the third matching element, the second input of which is connected to the output of the sum of a single-bit binary adder, the output of the third matching element and the transfer output in-line binary adder connected to the inputs of the second OR element, the output of which is connected to the control input of a memory trigger, the synchronization input of which is connected to the clock bus.