SU1278984A1 - Резервированное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к заноминаюшим ycTpoftcTBajM. Цель изобретени  - повышение надежности устройства. Резервированное запоминающее устройство содержит накопитель , регистр адреса, регистр данны.х, входной и выходной коммутаторы, регистр контрольной информации, формирователь сигнала разрешени  считывани  и формирователь адресных и управл юш.их сигналов. Надежность устройства повышаетс  за счет введени коммутации разр дов входных и вы ходных данных накопител  в трех его четверт х , запись и считывание в которых производ тс  последовательно в трех тактах при одном обращении к устройству от арифметического устройства, что обеспечивает обнаружение и исправление ошибок, возникающих вследствие отказа отдельных  чеек, строк, столбцов, целого разр да или целой БИС ЗУ накопител . 2 з.п. ф-лы, 1 ил., 4 табл.

Description

ю

00 со 00

Claims (3)

1. 4 Изобретение относитс  к вычислительной технике, в частности к области запоминающих устройств. Цель изобретени  - повышение надежности устройства. На чертеже изображена структурна  схема устройства. Устройство содержит накопитель 1, имеющий информационную емкость, в четыре раза превыщающую требуемую дл  решени  задач , регистр 2 адреса, регистр 3 контрол  информации, формирователь 4 сигнала разрешени  считывани , формирователь 5 адресных и управл ющих сигналов, регистр 6 данных, входной 7 и выходной 8 коммутаторы , выходы 9 и 10 которых подключены соответственно к информационным входам накопител  1 и регистра 3. Устройство имеет первый управл ющий вход 11, адресные 12 и информационные 13 входы, второй 14 и третий 15 управл ющие входы, информационные выходы 16, первый 17 и второй 18 управл ющие выходы . Входной коммутатор 7 содержит k блоков 19 коммутации входных данных и щину 20 входных данных (где k - разр дность данных). Выходной коммутатор 8 содержит k блоков 21 коммутации выходных данных, идентичных блокам 19, и шину 22 выходных данных . Формирователь 5 содержит элемент 23 задержки, счетчик 24, дешифратор 25, первый 26 и второй 27 элементы ИЛИ. Формирователь 4 содержит элементы НЕ 28, элемент И 29 и элемент ИЛИ 30. Каждый из блоков 19 и 21 содержит первый 31, второй 32 и третий 33 элементы И и элемент ИЛИ 34. Устройство работает следующим образом. При каждом обращении к устройству сигналом начальной установки с входа 11 происходит установка в исходное состо ние регистров 2, 3 и 6 и счетчика 24, после чего происходит запись в регистры 2 и 6 соответственно кодов адреса и входных данных с входов 12 и 13. После установлени  на адресных входах каждой БИС ЗУ (не показаны ) накопител  1 кода адреса с выходов регистра 2 и счетчика 24, признака записи или считывани  с вхоДа 14 арифметическое устройство (не показано) вырабатывает управл ющий сигнал, который с входа 15 через первый элемент ИЛИ 26 поступает на вход выбора кристалла каждой БИС ЗУ накопител  1. При этом производитс  запись информации в соответствующий адрес первой четверти накопител  1 или считывание информации из соответствующего адреса . По истечении времени, равного времени цикла обращени  к накопителю 1, произойдет обращение к одноименному адресу второй четверти накопител , так как задержанный на элементе 23 задержки управл ющий сигнал через элемент ИЛИ 27 переключит счетчик 24 в следующее состо ние, после чего через элемент ИЛИ 26 поступит на входы выбора кристалла всех БИС ЗУ накопител  1. По истечении ещ одного времени цикла накопител  1 произойдет обращение к одноименному адресу третьей четверти накопител , так как задержанный на элементе 23 задержки управл ющий сигнал переведет счетчик 24 в очередное состо ние и затем поступит на вход выбора кристалла каждой БИС ЗУ накопител  1. По истечении третьего цикла обращени  к накопителю 1, определ емого еще одной задержкой управл ющего сигнала на элементе 23 задержки, на выходе 18 устройства установитс  сигнал готовности устройства к последуюUWM обращени м. Таким образом, за врем  одного обращени  к устройству со стороны арифметического устройства произойдет три обращени  к накопителю 1, в результате которых одни и те же входные данные окажутс  занесенными в три одноименных адреса трех четвертей накопител  или будет считана информаци  из трех одноименных адресов, относ щихс  к разным трем четверт м накопител . Рассмотрим особенности преобразовани  данных перед их записью в адреса накопител  1. Записываема  в накопитель 1 информаци  из регистра 6 через шину 20 входных данных поступает на входы блоков 19 коммутации входных данных. При этом, каждый разр д 1-k шины 20 входных данных соединен с первым входом одного из блоков 19 коммутации, вторым входом другого и третьим входом какого-либо из оставшихс  блоков 19 коммутации. В результате к первому, второму и третьему входам каждого из блоков 19 коммутации оказываютс  подключенными три разноименных разр да шины 20. Имеетс  больщое число возможных вариантов коммутации разр дов входных данных. Некоторые из этих вариантов в качестве примера приведены в табл. 1-4, где номера блоков коммутации поставлены в соответствие с номерами разр дов накопител , входных и выходных данных, а номера входов блоков коммутации оказываютс  соответствующими первой, второй или третьей четверт м накопител . Это соответствие задаетс  сигналами с выходов дешифратора 25, управл емого счетчиком 24. При обра цении к первой четверти накопител  дешифрированный сигнал с выхода дешифратора 25 поступает на первые управл юн ие входы каждого из блоков 19 коммутации данных, разрепа  прохождение входных данных с шины 20 на входы накопител  1 через элементы И 31 и элементы ИЛИ 34. При обращении к второй четверти накопител  на входы накопител  поступают входные данные по цепи: шина 20, элементы -И 32, элементы ИЛИ 34 и т. д. Поскольку в режиме записи на вход накопител  1 подан признак «Запись (низкий уровень) с входа 14, произойдет запись информации в три четверти накопител  1. Вследствие того, что к первым трем входам каждого блока 19 коммутации входных данных подключены три разноименных разр да входных данных, в каждом разр де накопител  1 по трем его четверт м окажетс  записанной информаци , соответствую ща  информационному содержанию трех раз ноименных разр дов входных данных, а информаци , содержаща с  в каждом разр де данных, окажетс  записанной в трех четверт х накопител  1 по трем разноименным его разр дам. При считывании информации на вход1 1 .устройства будут поданы те же сигналы от арифметического устройства, но на вход 14, а следовательно, и на вход накопител  1 поступит считывани  (высокий уровень ). По каждому коду адреса на входах 12 произойдет считывание информации последовательно из трех четвертей накопител , что определ етс  рассмотренным алгоритмом работы блока управлени . Считанна  из накопител  1 информаци  через шину 22 выходных данных поступает на первый , второй и третий входы каждого блока 21 коммутации выходных данных, на управл ющие входы каждого из которых поступают управл ющие сигналы от дешифратора 25, аналогично тому, как это было описано при объ снении принципа действи  блоков 19 коммутации входных данных. Подсоединение входов блока 21 коммутации выходных данных к шине 22 йыходных данных также полностью идентично рассмотрен,ному дл  блоков 19 коммутации входных данных. Поэтому при считывании информации из одноименных адресов первой, второй и. третьей четвертей накопител  1 на каждый вход регистра 3 поступает из трех разноименных разр дов накопител  1 та же информаци , что и ранее поданна  на соответствующие входы регистра 6 в режиме записи по те.м же адресам. В процессе счипывани  из первой четверти накопител  1 информаци  записываетс  в регистре 3, каждый разр д которого представл ет собой 2-разр дный счетчик. В зависимости от содержани  считанной информации , первый разр д каждого 2-разр дного счетчика переключаетс  или не переключаетс . В процессе считывани  из второй четверти накопител  возможны два варианта функционировани  устройства: 1. Информаци  при первом и втором считывании совпадает. Тогда на младцшх разр дах каждого из 2-разр дных счетчиков регистра 3 устаь вливаетс  сигнал логического нул . Этот сигнал от всех разр дов регистра 3 поступает на входы формировател  44 и через элементы НЕ 28 на один из входов элемента И 29, на другой вход которого подан признак считывани . По истечении времени, превышающего врем  выборки информации из накопител  1 при втором обращении, на вход элемента И 29 от элемента 23 поступит сигнал, который вызовет срабатывание элемента И 29 и следом за ним элемента ИЛИ 30. На выходе 17 устройства по витс  сигнал «разрешение считывани  информации, котора  устанавливагтс  после второго обращени  на старших разр дах 2-разр дных счетчиков регистра 3, соединенных с информационными выходами 16 устройства. Поскольку эта информаци , проверенна  сравнением при считывании из двух четвертей накопител , признаетс  истинной , она может быть использована процессором . Сигнал «Готовность к последующему обращению будет сформирован элементом 23 задержки и по витс  на выходе 18 устройства после третьего считывани  из накопител  1, результаты которого в этом случае не оказывают вли ни  на считанную ранее информацию, а сигнал «Разрешение считывани  на выходе 17 подтверждаетс  сигналом «Готовность через элемент ИЛИ 30.
2. 2. Информаци  при первом и втором обращени х не совпадает в одном или нескольких информационных разр дах, что  вл етс  признаком неисправности накопител  1. При этом после второго считывани  на выходах младших разр дов соответствующих 2-разр дных счетчиков регистра 3 установитс  логическа  единица. Инверси  этого сигнала на одном или нескольких элементах НЕ 28 приводит к тому, что после завершени  второго считывани  сигнал с элемента задержки 23 не приведет к срабатыванию элемента И 29 и на выходе 17 устройства сигнал «Разрешение считывани  не по витс . После третьего считывани  произойдет подтверждение информации , полученной при первом или втором считывании, на старших разр дах всех 2-разр дных счетчиков регистра 3 и выходах 16 устройства установитс  информаци , соответствующа  истинной по мажоритарному принципу. После завершени  третьего считывани  на выходах 17 и 18 устройства одновременно по в тс  соответственно сигналы «Разрешение считывани  и «Готовность. Из рассмотрени  изложенного принципа действи  предлагаемого устройства следует , что устройство становитс  нечувствительным к отказу целого разр да накопител  (разр д многоразр дной БИС ЗУ, цела  1-разр дна  БИС ЗУ). В зависимости от способов коммутации этот эффект может быть значительно усилен. Так, коммутаци  в соответствии с табл. 1 обеспечивает сохранение работоспособности устройства при полном отказе нескольких, но вполне определенных разр дов, например 1-4-7-10-13 или 2-5-8-11-14 или 3-6-9-12-15 или 4-7-10-1316 и т. д., исход  из услови , чтобы номера отказавших разр дов отличались не менее , чем на 3. По табл. 2, если номера отказавших разр дов отличаютс  не менее, чем на 4, то также сохран етс  работоспособность устройства, но этот вариант коммутации может оказатьс  удобнее по топологическим соображени м, так как ограничен группами, в каждой из которых используютс  по четыре соседних разр да. Вариант, приведенный в табл. 3, наиболее целесообразен при использовании 4разр дных БИС ЗУ (например, известный БИС ОЗУ 64К X 4 разр да), так как при этом устройство сохран ет работоспособность при отказе любой из четырех 4-разр дных БИС ЗУ. В табл. 4 приведен вариант коммутации разр дов, обеспечиваюший правильное функционирование 24-разр дного устройства в случае отказа целой 8-разр дной БИС {например, БИС ОЗУ 32К X 8 разр дов) или- двух 4-разр дных БИС из шести. Количество примеров могло бы быть продолжено, но и из приведенных может быть сделан вывод о возможности построени  устройства, нечувствительного к полному отказу 25-33% разр дов 1-разр дных или многоразр дных БИС. Формула изобретени  1. Резервированное запоминающее устройство , содержащее накопитель, формирователь сигнала разрешени  считывани , регистр данных, входы которого  вл ютс  информационными входами устройства,регистр адреса, информационные входы которого  вл ютс  адресными входами устройства, управл ющий вход  вл етс  первым управл ющим входом устройства, а выходы подключены к одним из адресных входов накопител , регистр контрол  информации, одни из выходов которого  вл ютс  информационными выходами устройства, а другие выходы подключены к информационным входам формировател  сигнала разрещени  считывани , выход которого  вл етс  первым управл ющим выходом устройства, вторым управл ющим входом которого  вл етс  первый управл ющий вход накопител , управл ющий вход регистра данных соединен с первым управл ющим входом устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены входной и выходной коммутаторы и формировход элемента задержки, другой вход первого элемента ИЛИ и другой вход счетчика  вл ютс  входами формировател , выходами которого  вл ютс  четвертый и п тый выходы элемента задержки, выходы первого элемента ИЛИ, счетчика и дешифратора .
3. 3. Устройство по п. 1, отличающеес  тем, что формирователь сигнала разрешени  считывани  содержит элементы НЕ, элемент ИЛИ и элеме1гг И, одни из входов которого подключены к выходам элементов НЕ, а выход соединен с одним из входов элемента ИЛИ, причем входы элементов НЕ и другие входы элемента И и элемента ИЛИ  вл ютс  входами формировател , выходом которого  вл етс  выход элемента ИЛИ. ватель адресных и управл ющих сигналов, первый вход которого подключен к первому управл ющему входу устройства, второй вход  вл етс  третьим управл ющим входом устройства, первый выход формировател  адресных и управл ющих сигналов соединен с первым управл ющим входом формировател  сигнала разрешени  считывани  и  вл етс  вторым управл ющим выходом устройства, второй и третий выходы соединены соответственно с вторыми входами накопител  и формировател  сигнала разрешени  считывани , третий управл ющий вход которого подключен к второму управл ющему входу устройства, выходы первой и второй групп формировател  адресных и управл ющих сигналов соединены соответственно с другими адресными входами накопител  и управл юп;ими входами коммутаторов , входы входногс и выходного коммутаторов подключены соответственно к выходам регистра данных и информационным выходам накопител , выходы входного и выходного коммутаторОЕ соединены соответственно с информационными входами накопител  и информационными входами регистра контрольной информации, управл ющий вход которого соединен с первым управл ющим входом устройства. 2. Устройство по п. 1, отличающеес  тем, что формирователь адресных и управл ющих сигналов содержит счетчик, дешифратор , первый и второй элементы ИЛИ и элемент задержки, первый и второй выходы которого подключены к одним из входов первого элемента ИЛИ, третий и четвертый выходы - к входам второго элемента ИЛИ, выход которого соединен с одним из входов счетчдка, выходы которого подключены к входам дешифратора, причем №№ Блоков 12345678 9 10 коммутации

   Таблица 1 11 12 13 14 15 16

   № Вхо- 11234567 8 910 дов блоков ком- 22345678 91011 мутации 3 3 4 5 6 7 8 9 10 11 12 №№ Блоков 1234567 8 9 коммутации т Вхо- 112345-67 8 9 дов блоков ком- 24123856 7 12 мутации 33412785 6 11 т Блоков 1234567 89 коммутации №№ Вхо- 1 1 2345678 9 дов блоков ком- 2 5 678910111213 мутации 3 9 10 1 1 12 13 14 15 16 1

   Таблица 3 11 12 13 14 1516 12 13 14 15 16 1 13 14 15 161 2 Таблица 2 10 1112 13 14 15 16 10 11 12 13 14 15 16 9 10 11 16 13 14 15 12 9 10 15 16 13 14 10 11 12 13 14 15 16 10 11 12 13 14 15 16 14 15 1612 3 4 2 3 4 5 6 7 8

   SV БлоковI 2.3 4 5 6 7 8 VIOIl 12 )

   коммутации

   1 1 2 3 4 5 6 7 8 9 10 11 12 П li 15 И) 17 18 19 20 21 22 23 2i 2 9 10 1 1 12 1 3 14 15 16 17 18 19 20 21 22 23 2-i I 2 3

   3 17 18 19 20 2 I 22 23 24 1 2

   15 16 17 18 19 20 21 22

   i 5 6 7 8 7 8 910 11 12 13 14 13 16