SU1104588A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель , входной регистр числа, коммутатор записи, формирователь контрольных разр дов , регистр адреса, блок управлени , блок контрол , блок коррекции и выходной регистр числа, один выход которого подключен к первым входам блока коррекции и блока контрол , другой выход - к второму входу блока контрол , первый выход которого соединен с вторым входом блока коррекции, выход которого  вл етс  информационным выходом устройства и подключен к первому входу коммутатора записи, второй вход которого  вл етс  информационным входом устройства, а выход подключен к входу входного регистра числа, выход которого соединен с входом формировател  контрольных разр дов, входы накопител  соединены с выходами регистра адреса, входного регистра числа и формировател  контрольных разр дов, а выход накопител  подключен к входу выходного регистра числа, выходы с первого по п тый блока управлени  соединены соответственно с управл ющими входами регистра адреса, входного регистра числа, накопител , выходного регистра числа и блока контрол , второй выход которого подключен к первому входу блока управлени , входы которого со второго по четвертый  вл ютс  соответственно входами чтени , записи и синхронизации устройства , отличающеес  тем, что, с целью повыщени  надежности устройства, в него введены коммутатор адреса, формирователь контрольного адреса, элемент И и формирователь сигнала паузы, входы которого подключены к входам чтени  и записи устройства , а выход соединен с п тым входом бло (Л ка управлени , управл ющими входами коммутатора записи, коммутатора адреса и первым входом элемента И, второй вход которого подключен к щестому выходу блока управлени , третий вход - к второму выходу блока контрол , а выход элемента И соединен с входом формировател  контрольного адреса, выход которого подключен к одному из входов коммутатора адреса, другой 4 СЛ вход которого  вл етс  адресным входом устройства , а выход коммутатора адреса соеСХ ) динен с входом регистра адреса. 00

Description

Изобретение относитс  к вычислительной технике, в частности к полупроводниковым запоминающим устройствам (ЗУ).

Известно запоминающее устройство с самоконтролем, содержащее блоки пам ти, формирователи контрольных разр дов кода Хэмминга, формирователи проверочного адова , дешифратор одноразр дных ошибок, схему обнаружени  двухразр дных ошибок 1.

В данном устройстве не используетс  режим контрольного считывани  с перезаписью скорректированной Информации в паузах обращени  к ЗУ, что снижает достоверность хранимой информации.

Наиболее близким к предлагаемому  вл етс  запоминающее устройство с самоконтролем , содержащее накопитель, соединенный с регистро.м записи, блоком воспроизведени  и регистром числа, блок коррекции, блок контрол , подключенные к блоку управлени , в котором осуществл етс  перезапись скорректированной информации в накопитель только по тому адресу, по которому информаци  считывалась потребителем 2.

В известном устройстве могут по витьс  «м гкие отказы, св занные с о(-частицами , излучаемыми корпусами микросхем, космическими лучами и электромагнитными импульсами . Если при этом не проводить контрольного считывани  с перезаписью скорректированной информации, то сбой накапливаютс  и веро тность отказа ЗУ растет. Таким образом, недостатком устройства  вл етс  отсутствие автоматического контрольного считывани  и перезаписи скорректированной информации в паузах обращени  потребител  к ЗУ, что существенно снижает надежность устройства.

Цель изобретени  - повышение надежности устройства путем обеспечени  возможности коррекции записанной информации в паузах обращени  к устройству.

Поставленна  цель достигаетс  тем, что в запоминающее устройство с самоконтролем , содержащее накопитель, входной регистр числа, коммутатор записи, формирователь контрольных разр дов, регистр адреса , блок управлени , блок контрол , блок коррекции и выходной регистр числа, один выход которого подключен к первым входам блока коррекции и блока контрол , другой выход - к второму входу блока контрол , первый выход которого соединен с вторым входом блока коррекции, выход которого  вл етс  информационны.м выходом устройства и подключен к первому входу коммутатора записи, второй вход которого  вл етс  информационным входом устройства, а выход подключен к входу входного регистра числа, выход которого соединен с входом формировател  контрольных разр дов, входы накопител  соединены с выходами регистра адреса, входного регистра числа и формировател  контрольных разр дов, а выход накопител  подключен к входу выходного регистра числа, выходы с первого по п тый блока управлени  соединены соответствен5 но с управл ющими входами регистра адреса , входного регистра числа, накопител , выходного регистра числа и блока контрол , второй выход которого подключен к первому входу блока управлени , входы которого с второго по четвертый  вл ютс  соответственно входами чтени , записи и синхронизации устройства, введены коммутатор адреса, формирователь контрольного адреса, элемент И и формирователь сигнала паузы, входы которого подключены к входам чтени  и за5 ниси устройства, а выход соединен с п тым входом блока управлени , управл ющими входами коммутатора записи, коммутатора адреса и первым входом элемента И, второй вход которого подключен к шестому выходу блока управлени , третий вход - к

второму выходу блока контрол , а выход элемента И соединен с входом формировател  контрольного адреса, выход которого подключен к одному из входов коммутатора адреса, другой вход которого  вл етс  адрес5 ным входом устройства, а вы.ход коммутатора адреса соединен с входом регистра адреса .

На фиг. 1 представлена функциональна  схема запоминающего устройства с самоконтролем; на фиг. 2 - пример выполнени  бло0 ка управлени ; на фиг. 3 - пример выполнени  блока контрол .

Запоминающее устройство содержит (фиг. 1) накопитель 1, блок 2 управлени , регистр 3 адреса, входной регистр 4 числа, формирователь 5 контрольных разр дов, выходной регистр 6 числа, блок 7 контрол , блок 8 коррекции, ком.мутатор 9 записи, коммутатор 10 адреса, формирователь 11 сигнала паузы, элемент И 12, формирователь 13 контрольного адреса.

Устройство имеет вход 14 чтени , вход 15 записи, адресный вход 16, информационные вход 17 и выход 18, вход 19 синхро .низации. На фиг. 1 обозначены выход 20 формировател  11, первый выход 21 блока 7, выходы 22-27 блока 2 с первого по щес той, выходы 28 и 29 регистра 6, второй выход 30 блока 7.

Блок 2 управлени  (фиг. 2) содержит элементы И 31 и 32, элементы ИЛИ 33 и 34, триггеры 35 чтени , и 36 записи, элеQ менты И 37-39, элемент 40 задержки и элемент НЕ 41.

Блок 7 контрол  содержит (фиг. 3) сумматоры 42, элемент ИЛИ 43 и элемент И- НЕ 44.

5 Блок 8 коррекции может быть выполнен, например, в виде р да дешифраторов, входы которых соединены с выходами блока 7 контрол , а выходы подключаютс  к первым входам поразр дных сумматоров, вторые входы которых соедин ютс  с выходами информационных разр дов регистра 6, выходы сумматоров  вл ютс  информационным выходом 18 устройства. Формирователь 11 сигнала паузы может быть выполнен, например , по схеме ИЛИ с инверсией.

Формирователь 13 контрольного адреса может быть выполнен, например, в виде счетчика , разр дность которого равна разр дности кода адреса. Остальные блоки устройства  вл ютс  стандартными элементами вычислительной техники и могут быть выполнены , например, на элементах серии 133.

Устройство работает следующим образом .

Рассмотрим два режима: режим обращени  - по входам 14 или 15 поступает сигнал чтени  или записи соответственно; режим паузы - на входах 14 и 15 команды чтени  или записи отсутствуют.

В первом случае с входа 14 или 15 команда обращени  подаетс  на входы блока 2 управлени  (фиг. 1). Если подаетс  команда «чтение (по входу 14), то триггер 35 устанавливаетс  в «1, а триггер 36 - в «О. Если подаетс  команда «Запись (по входу 15), то триггер 36 устанавливаетс  в «1, а триггер 35 - в «О. На выходе формировател  11 в этом с,пучае сигнал паузы не формируетс  и на вход регистра 3 адреса через коммутатор 10 адреса поступает код адреса с входа 16, а на вход региЛра 4 через коммутатор 9 записи - информаци  с входа 17. В соответствии с командой обращени  и кодом адреса производитс  запись информации в накопитель 1 из регистра 4 и формировател  5 контрольных разр дов (если по входу 15 поступила команда «Запись ) или чтение (если по входу 14 поступила команда «Чтение) информации из накопител  1 в регистр 6. Прочитанна  информаци  контролируетс  в блоке 7 контрол , и, если возникает одиночна  ошибка, информаци  корректируетс  в блоке 8 коррекции и выдаетс  на выход 18.

Во втором случае на входы формировател  11 команды обращени  не поступают и на его выходе 20 формируетс  сигнал паузы , по которому на вход регистра 3 адреса через коммутатор 10 поступает адрес с выхода формировател  13 контрольного адреса, а на вход регистра 4 через коммутатор 9 записи поступает информаци  с выходов блока 8 коррекций. Если в предыдущем такте обращени  не было одиночной ошибки, высокий уровень с выхода 30 блока 7 контрол  поступает на вход элемента И 31 блока 2 управлени  (фиг. 2) и на вход эле.мента И 12,

на выходе элемента И 31 формируетс  команда чтени , котора  через элемент ИЛИ 33 устанавливает триггер 35 в единичное состо ние , в блоке 2 управлени  формируетс  команда чтени  и в соответствии с этой командой и контрольным адресом в регистре 3 адреса из накопител  1 происходит чтение информации в регистр 6.

Если в прочитанной информации нет ощибки, состо ние сигнала на выходе 30 блока 7 контрол  не мен етс , в блоке 2 управлени  сохран етс  команда чтени , на выходе элемента И 12 формируетс  сигнал , код адреса на выходе фор.мировател  контрольного адреса увеличиваетс  на 1 и выполн етс  команда чтени . Аналогично команда чтени  будет повторена по очеред ному адресу. Таким образом, в отсутствие сигнала обращени  по входам 14 и 15 в устройстве происходит чтение информации из накопител  1 последовательно по всем адресам. Если в прочитанной информации есть ощибка, она исправл етс  блоком 8 коррекции и на выходе 30 блока 7 контрол  устанавливаетс  низкий уровень, на выходе элемента И 32 формируетс  команда записи, котора  через элемент ИЛИ 34 устанавливает триггер 36 в единичное состо ние и в блоке 2 управлени  формируетс  команда записи , на выходе элемента И 12 сигнал не формируетс  и на выходе формировател  13 контрольного адреса код не мен етс .

С выхода блока 8 коррекции исправленна  информаци  через коммутатор 9 подаетс  в регистр 4 и в накопите пь I производитс  запись исправленного числа по адресу, где хранилась сбойна  информаци , т. е. проводитс  перезапись скорректированной информации. После этого продолжаетс  контрольное считывание информации последовательно по всем адресам. И так до прихода команды по одному из входов 14 или 15. В результате информаци  во всех  чейках накопител , где был сбой, оказываетс  восстановленной . Если сбои редки, а паузы в обращении присутствуют достаточно «асто, то в накопителе практически отсутствуют сбои информации.

Наибольший эффект достигаетс  при использовании изобретени  в оперативном ЗУ большого объема. Использование в таком ЗУ в паузах обращени  контрольного считывани  с перезаписью скорректированной информации обращени  позвол ет устран ть сбои в накопителе без затрат машинного времени, что повышает надежность пам ти на 10-15% без снижени  ее производительности .

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, входной регистр числа, коммутатор записи, формирователь контрольных разрядов, регистр адреса, блок управления, блок контроля, блок коррекции и выходной регистр числа, один выход которого подключен к первым входам блока коррекции и блока контроля, другой выход — к второму входу блока контроля, первый выход которого соединен с вторым входом блока коррекции, выход которого является информационным выходом устройства и подключен к первому входу коммутатора записи, второй вход которого является информационным входом устройства, а выход подключен к входу входного регистра числа, выход которого соединен с входом формирователя контрольных разрядов, входы накопителя соединены с выходами регистра адреса, вход- ного регистра числа и формирователя контрольных разрядов, а выход накопителя подключен к входу выходного регистра числа, выходы с первого по пятый блока управления соединены соответственно с управляющими входами регистра адреса, входного регистра числа, накопителя, выходного регистра числа и блока контроля, второй выход которого подключен к первому входу блока управления, входы которого со второго по четвертый являются соответственно входами чтения, записи и синхронизации устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены коммутатор адреса, формирователь контрольного адреса, элемент И и формирователь сигнала паузы, входы которого под- © ключены к входам чтения и записи устрой- ® ства, а выход соединен с пятым входом блока управления, управляющими входами коммутатора записи, коммутатора адреса и первым входом элемента И, второй вход которого подключен к шестому выходу блока управления, третий вход — к второму выходу блока контроля, а выход элемента И соединен с входом формирователя контрольного адреса, выход которого подключен к одному из входов коммутатора адреса, другой вход которого является адресным входом устройства, а выход коммутатора адреса соединен с входом регистра адрёса.

   SU „„ 1104588