SU1167659A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок пам ти, адресные входы которого  вл ютс  адресными входами устройства, блок кодировани , входы которого соединены с информационными входами первой группы блока пам ти и  вл ютс  информационными выходами устройства, блок управлени , выходы и входы первой группы которого  вл ютс  соответственно управл ющими выходами и входами устройства, блок декодировани , выходы первой группы которого соединены с входами второй группы блока управлени , блок коррекции ошибок, входы первой и второй групп которого соединены соответственно с выходами второй группы блока декодировани  и входами первой группы блока декодировани , которые соединены также с выходами блока пам ти, управл ющие входы которого соединены с выходами второй группы блока управлени  и управл ющими входами второй группы блока декодировани , отличающеес  тем, что, с целью повышени  точности самоконтрол , оно содержит блок обнаружени  ошибок , первый и второй коммутаторы, причем входы первой группы и выходы первого коммутатора соединены соответственно с выходами блока кодировани  и информационными входами второй группы блока пам ти, а входы второй группы первого коммутатора соединены с входами третьей группы блока управлени , выходами блока обнаружени  ошибок, управл ющими входами третьей группы блока декодировани  и входами первой группы второго коммутатбра, входы второй и третьей групп которого соединены с выходами соответственно блока коррекции ошибок и третьей группы блока управлени , i входы четвертой группы второго коммутатора  вл ютс  информационными входами (Л устройства, а выходы соединены с входами блока кодировани  и входами первой группы блока обнаружени  ошибок, входы второй , третьей, четвертой и п той групп которого соединены соответственно с выходами четвертой группы блока управлени , адресными входами блока пам ти, выходами первой группы блока декодировани  и выходами о блока пам ти. 2. Устройство по п. 1, отличающеес  тем, Од что блок обнаружени  ошибок содержит тресл тий коммутатор и регистр, выходы которого  вл ютс  выходами блока, одни из входов со регистра соединены с выходами коммутатора , а другие входы регистра и входы третьего коммутатора  вл ютс  соответствующими входами блока.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании запоминающих систем повышенной надежности, выполненных на функциональных узлах большой степени интеграции, а также применено в вычислительных системах дл  осуществлени  программно-аппаратного контрол  оборудовани .

Цель изобретени  - снижение аппаратурных затрат и расширение функциональных возможностей за счет возможности осуществлени  программно-аппаратного контрол  блоков устройства.

На фиг. 1 представлена структурна  схема предлагаемого запоминающего устройства с самоконтролем; на фиг. 2 - функциональные схемы блока декодировани  и блока диагностики.

Устройство содержит блок 1 пам ти, блок 2 декодировани , блок 3 обнаружени  ошибки , блок 4 управлени , первый 5 коммутатор , блок 6 кодировани , блок 7 коррекции ошибки, второй 8 коммутатор, шины 9 адреса , входы 10 входных данных, выходы 11 данных, входы 12 управлени , выходы 13 ответа и ошибки.

Блок 1 пам ти содержит накопитель 14 и регистр 15 данных, состо щий из двух частей: информационной 16 - дл  записи информационных разр дов считываемого слова и контрольной части 17 - дл  записи контрольных разр дов слова. Информационные входы накопител  14 св заны с первой и второй группой информационных входов блока 1 пам ти, а адресные входы накопител   вл ютс  адресными входами блока 1 пам ти. Информационные выходы накопител  подключены к информационным входам обеих частей регистра 15 данных: информационной и контрольной, информационные выходы которых соединены с первыми входами блока 2. Кроме того, выходы информационной части 16 регистра 15 данных подключены к первым входам блока 7 коррекции ошибок, а выходы контрольной части 17 регистра подсоединены к первым входам блока 3 обнаружени  ощибок. Управл ющие входы накопител  14 и регистра 15  вл ютс  управл ющими входами блока 1 пам ти.

Блок 2 декодировани  (фиг. 2) содержит генератор 18 синдрома ошибок, блок 19 обнаружени  дискриминации ошибки и дещифратор 20 неисправного разр да. Входы генератора 18  вл ютс  первыми входами блока декодировани , а выходы декодера соединены с входами блока 19 дискриминации ошибки и дешифратора 20, к вторым входам которых подключены соответственно второй и третий входы блока 2 декодировани . Выходы блока 19 и дещифратора 20  вл ютс  соответственно вторым и первым выходом блока 2 и соответственно соединены с вторыми входами блока 3

обнаружени  ошибки и блока 7 коррекции ошибок.

Блок 19 дискриминации ошибки, вход щий в состав блока 2 декодировани , содержит формирователь 21 четности с управл ющим входом, элементы И-НЕ 22-27, элемент И-ИЛИ 28, элемент ИЛИ-НЕ 29.

Блок 3 обнаружени  ошибок (фиг. 2) состоит из коммутатора 30 и регистра 31, содержащего бит 32 многократной ошибки, бит 33 одиночной ошибки, биты 34 дл  занесени  адреса или контрольных разр дов бит 35 режима диагностических проверок, бит 36 блокировки коррекции, бит 37 разрешени  выдачи ошибки.

Устройство работает следующим образом.

При выполнении операции записи в пам ть на щины 9 адреса поступает адрес обращени  (адрес  чейки, к которой необходимо обратитьс ), на шины 10 данных - данные, на щины 12 управлени  - сигнал записи в пам ть, по которому блок 4 управлени  вырабатывает последовательность управл ющих сигналов дл  записи данных в блок 1 пам ти. По сигналам от блока 4 управлени  коммутатор 8 данных передает данные с щины 11 данных на вход блока 1 пам ти и блока 6 кодировани , который формирует контрольные разр ды дл  поступивщих данных согласно прин той кодировке сигналов, например в модифицированном коде Хэмминга согласно табл. 1.

Информационные разр ды в приведенном модифицированном коде Хэмминга кодируютс  кодовыми комбинаци ми, содержащими по 3 единицы, а контрольные разр ды - кодовыми комбинаци ми, содержащими по 1 единице. Таким образом, количество единиц в кодовой комбинации всегда нечетно. При четном количестве единиц в кодовой комбинации будет иметь место двойна  либо большей кратности ошибка. Причем кодовые комбинации выбраны таким образом, чтобы при формировании каждого контрольного разр да участвовали не более восьми информационных разр дов и формирование контрольных разр дов производилось параллельно независимо друг от друга, что позвол ет обеспечить максимальное быстродействие при формировании контрольных разр дов.

Сформированные контрольные разр ды передаютс  на запись в блок 1 пам ти через коммутатор 5 контрольных разр дов при наличии сигнала разрешени  от блока 3. По сигналам управлени , поступающим от блока 4 управлени , производитс  запись информации в  чейку блока 1 пам ти, определ емую адресом, поступающим на щину 9 адреса. После подачи сигнала ответа на шину 13 ответа и ошибки выполнение операции записи в пам ть заканчиваетс . При выполнении операции чтени  из пам ти на шины 12 управлени  поступает сигнал чтени  из пам ти. Блок 4 управлени  вырабатывает последовательность управл ющих сигналов, по которым производитс  чтение информации из  чейки, определ емой адресом, поступающим на щины 9 адреса. После считывани  из накопител  информаци  заноситс  в регистр 15 данных по стробу, поступающему от блока 4 управлени . Блок 2 производит контроль информации , поступающей с регистра 15 данных и формирует суммарный синдром. Если синдром равен нулю, это означает, что ошибок в считанной информации нет и информационные разр ды передаютс  через блок 7 с регистра 15 данных на вход коммутатора 8 данных без изменений. Работа дешифратора 20 неисправного разр да в этом случае запрещена. Коммутатор 8 данных по сигналам управлени  от блока 4 управлени  передает данные на шины 11 данных по сигналу выдачи данных, вырабатываемому блоком 4 управлени . Если хот  бы один разр д синдрома равен единице, то в считанной информации имеетс  ошибка: одиночна  (корректируема ) либо многократна  (некорректируема ). Если код полученного синдрома имеет нечетное количество единиц и совпадает,, например , с одним из кодов, приведенным в табл. 1, то имеет место одиночна  (корректируема ) ошибка, котора  обнаруживаетс  блоком 19. Информаци  об одиночной ошибке заноситс  в блок 3, а также поступает в блок 4 управлени , который формирует сигнал разрешени  работы дешифратора 20 неисправного разр да. Дешифратор 20 определ ет неисправный разр д и в блоке 7 производит его коррекцию. Скорректированна  информаци  через коммутатор 8 данных по сигналам управлени , поступающим от блока 4 управлени , выдаетс  на выход 11 устройства. Информаци  об одиночной ошибке может быть считана при обращении к блоку 3. Если код полученного синдрома имеет четное количество единиц либо нечетное количество единиц, но совпадающее, например, с одним из кодов, приведенным в табл. 2, то имеет место многократна  (некорректируема ) ошибка, котора  обнаруживаетс  блоком 19. Информаци  об ошибке заноситс  в блок 3, а также поступает в блок 4 управлени , который в этом случае за прещает работу дешифратора 20 неисправного разр да, вырабатывает последовательность управл ющих сигналов дл  передачи информации без изменений на выход устройства через коммутатор 8 данных, а также выставл ет сигнал ошибки на шины 13 ответа и ошибки, информаци  о многократной ошибке может быть считана при обращении к блоку 8 (во всех рассмотренных случа х на шины 13 выставл етс  сигнал ответа). При наличии сигнала блокировки коррекции , поступающего от блока 3, одиночна  ошибка воспринимаетс  блоком 19 как многократна  (некорректируема ) ошибка. Блок 4 управлени  при этом блокирует работу дешифратора 20 неисправного разр да и формирует сигнал ошибки на шинах 13 ответа и ошибки. При выполнении операции записи в блок 3 коммутатор 8 данных передает информацию с шины 10 входных данных на вход блока 3. По стробу, поступающему от блока 4, эта информаци  заноситс  в блок 3, после чего блок 4 управлени  формирует сигнал ответа. При выполнении операции чтени  из блока 3 блок 4 управлени  формирует последовательность сигналов на передачу информации с выхода блока 3 через коммутатор 8 данных на шину II данных, а также формирует сигнал ответа. При профилактических и диагностических проверках устройства, а также при работе устройства на операционных системах в составе вычислительного комплекса с помощью блока 3 могут задаватьс  различные режимы работы устройства и самого блока 3. При установке бита 37 разрещени  выдачи ошибки в нулевое состо ние выдачи сигнала ошибки на шины 13 ответа и ошибки блоком 4 управлени  не производитс . При установке бита 36 блокировки коррекции одиночна  ошибка воспринимаетс  как многократна  (некорректируема  ошибка). Если бит 35 режима диагностики проверок блока 3 установлен в нулевое состо ние, то имеет место нормальный режим работы устройства , при котором при обнаружении многократной (некорректируемой) ошибки в биты 34 дл  занесени  адреса или контрольных разр дов занос тс  старшие разр ды адреса ошибки. Если же бит 35 установлен в единичное состо ние, то имеет место диагностический режим работы устройства, при котором в операции записи в оперативную пам ть вместо контрольных разр дов , сформированных блоком 6 кодировани , записываютс  контрольные разр ды, ранее занесенные из процессора в биты 34 блока 3. Запись этих контрольных разр дов в блок 1 пам ти обеспечиваетс  переключением коммутатора 5 контрольных разр дов битом 35 режима диагностических проверок на направление передачи контрольных разр дов от блока 3. При считывании информации из блока 1 пам ти в этом случае в блок 3 будут заноситс  вместо старших разр дов адреса считанные контрольные разр ды , которые могут быть считаны при чтении информации из блока 3. Задава  различные известные комбинации информационных разр дов, записыва  их вместе со сформированными блоком 6

кодировани  контрольными разр дами в блок 1-пам ти в обычном режиме записи и считыва  их в диагностическом режиме, определ ют правильность функционировани  блока 6 кодировани .

Записыва  через блок 3 в диагностическом режиме различные кодовые комбинации контрольных разр дов под определенную кодовую комбинацию информационных разр дов в блок 1 пам ти, искусственно внос  тем самым одиночные и многократные ошибки, и считыва  затем записанную информацию, определ ют правильность функционировани  блока 2 декодировани , блока 3, блока 7.

Записыва  в блок 1 пам ти и считыва  информацию, определ ют правильность функционировани  блока 1 пам ти.

Таким образом, обеспечиваетс  программно-аппаратна  проверка блоков запоминающего устройства с самоконтролем.

Соответствие информационных и контрольных разр дов их двоичному представлению в модифицированном коде Хэмминга

Таблица 1

Номер разр да

16 17 18 19 20 21

о о о о о 1 Коды нечетных некорректируемых ошибок

8

Продолжение табл. 1

Код синдрома

z:r 2

о 1

о о 1

1

о о о о 1 о

О

о о о о

О

о о о

о о о

Таблица 2

W 11

Claims (2)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти, адресные входы которого являются адресными входами устройства, блок кодирования, входы которого соединены с информационными входами первой группы блока памяти и являются информационными выходами устройства, блок управления, выходы и входы первой группы которого являются соответственно управляющими выходами и входами устройства, блок декодирования, выходы первой группы которого соединены с входами второй группы блока управления, блок коррекции ошибок, входы первой и второй групп которого соединены соответственно с выходами второй группы блока декодирования и входами первой группы блока декодирования, которые соединены также с выходами блока памяти, управляющие входы которого соединены с выходами второй группы блока управления и управляющими входами второй группы блока декодирования, отличающееся тем, что, с целью повышения точности самоконтроля, оно содержит блок обнаружения ошибок, первый и второй коммутаторы, причем входы первой группы и выходы первого коммутатора соединены соответственно с выходами блока кодирования и информационными входами второй группы блока памяти, а входы второй группы первого коммутатора соединены с входами третьей группы блока управления, выходами блока обнаружения ошибок, управляющими входами третьей группы блока декодирования и входами первой группы второго коммутатбра, входы второй и третьей групп которого соединены с выходами соответственно блока коррекции ошибок и третьей группы блока управления, е входы четвертой группы второго коммутатора являются информационными входами устройства, а выходы соединены с входами блока кодирования и входами первой группы блока обнаружения ошибок, входы второй, третьей, четвертой и пятой групп которого соединены соответственно с выходами четвертой группы блока управления, адресными входами блока памяти, выходами первой группы блока декодирования и выходами блока памяти.

2. Устройство по π. 1, отличающееся тем, что блок обнаружения ошибок содержит третий коммутатор и регистр, выходы которого являются выходами блока, одни из входов регистра соединены с выходами коммутатора, а другие входы регистра и входы третьего коммутатора являются соответствующими входами блока.