SU1191917A1 - Device for calculating values of functions of two arguments - Google Patents

Abstract

.УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ ДВУХ АРГУМЕНТОВ, содержащее регистр старших разр дов первого аргумента, регистр младших разр дов первого аргумента, регистр старших разр дов второго аргумента, регистр младших разр дов второго аргумента , блок пам ти, два блока. умножени , блок синхронизации, первый сумматор, регистр результата, два коммутатора и первый буферный регистр, причем выходы регистра старших разр дов первого аргумента и регистра старших разр дов второго аргумента соединены с входами соответственно первой и второй групп разр дов адреса блока пам ти, выходы полей первой и второй составл ющих которого соединены соответственно с первым и вторым информационными входами первого коммутатора,выход которого соединен с первым входом первого сумматора , второй вход которого соединён с выходом второго коммутатора, первый информационньй вход которого соединён с выходом первого буферного регистра , вход разрешени  записи которого соединен с первым выходом блока синхронизации, второй и выходы которого соединены соответственно с управл юп5ими входами первого и второго коммутаторов, выход первого сумматора соединен с информационными входами первого буферного регистра и регистра результата, выходы регистра младших разр дов первого аргумента и регистра младших разр дов второго аргумента соединены с птервыми входами соответственно первого и второго блоков умножени , отличающеес  тем, что, с целью повьш1ени  точности, в него введены второй сумматор, второй буW ферный регистр, третий и четвертый коммутаторы, причем выход второго сумматора соединен с информационным входом второго буферного регистра, вход разрешени  записи и выход которого соединены соответственно с четвертым выходам блока синхронизации и первым информационным входом третьего коммутатора, второй и тресо ;о тий информационные входы которого соединены с выходами полей соответственно третьей и четвертой составл ющих блока пам ти, выходы полей п той и шестой составл ющих которого соединены соответственно с первым входом второго сумматора и первым информационным входом четвертого коммутатора , второй информационный вход которого соединен с выходом первого буферного регистра, выходы третьего : и четвертого коммутаторов соединены с вторыми входами соответственно второго и первого блоков умножени ,выход первого блока умножени  соединен с вторым информационным входом второго.The DEVICE FOR CALCULATING FUNCTIONS OF TWO ARGUMENTS, containing the register of the higher bits of the first argument, the register of the lower bits of the first argument, the register of the higher bits of the second argument, the register of the least significant bits of the second argument, a memory block, two blocks. the multiplication unit, the synchronization unit, the first adder, the result register, the two switches and the first buffer register, and the outputs of the high order register of the first argument and the high register of the second argument are connected to the inputs of the first and second groups of the memory address bits, respectively. the first and second components of which are connected respectively to the first and second information inputs of the first switch, the output of which is connected to the first input of the first adder, the second input of which is connected to the output of the second switch, the first information input of which is connected to the output of the first buffer register, the recording resolution input of which is connected to the first output of the synchronization unit, the second and outputs of which are connected respectively to the control inputs of the first and second switches, the output of the first adder the register and register of the result, the outputs of the register of the lower bits of the first argument and the register of the lower bits of the second argument are connected to the first inputs The first and second multiplication units, respectively, are characterized in that, in order to improve accuracy, a second adder, a second bumper register, a third and fourth switches are entered into it, the output of the second adder is connected to the information input of the second buffer register, the write enable input and the output of which is connected respectively to the fourth output of the synchronization unit and the first information input of the third switch, the second and the second; and the information inputs of which are connected to the outputs of the fields, respectively The third and fourth components of the memory block, the outputs of the fifth and sixth fields of which are connected respectively to the first input of the second adder and the first information input of the fourth switch, the second information input of which is connected to the output of the first buffer register, the outputs of the third: and fourth switches connected to the second inputs of the second and first multiplication units, respectively; the output of the first multiplication unit is connected to the second information input of the second

Description

коммутатора, выход второго блока умножени  соединен с вторым входом второго сумматора и третьим информационным входом первого коммутатора.the switch, the output of the second multiplication unit is connected to the second input of the second adder and the third information input of the first switch.

управл ющие входы третьего и четвер .того коммутаторов соединены соответственно с п тым и шестым выходами блока синхронизации, .the control inputs of the third and fourth switches are connected respectively to the fifth and sixth outputs of the synchronization unit,.

1 i , Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  ускоренного вычислени  произвольной функции двух аргументо в частности дл  вычислени -функции arctg, необходимой при -выполнен v- . преобразовани  декартовьж координат в пол рные координаты. Цель изобретени  - повьппение точ ности. На фиг.1 изображена блок-схема предлагаемого устройства;,на фиг,2 временные диаграммы работы блока синхронизации, . Устройство содержит регистр 1 старших разр дов первого аргумента регистр 2 младших разр дов первого аргумента, регистр 3 старших разр дов второго аргумента, регистр 4 Младших разр дов второго аргумента блок 5 пам ти, первый сумматор 6, в рой су 1атор 7, регистр 8 результат первый блок 9 умножени , второй бло . 10 умножени , коммутаторы 11-14, буферные регистры 15 и 16, блок 17 синхронизации, Вьгчисление значени  функции F(x в устройстве производитс  на основе соотношени  Г(х,у)±ф2+2 (((+5ф+у$ +5г( +уФ)( где F(x,,y,),, , л .(хоУр) ., а FUs. Тхду 2 ауг л. -дР(х,Уо) , .L (хвУо ) Г--г: -- Фб- 2 -Т5г-определ ютс  К старшими Хо и у, разр дами,соответственно аргуменЛ-ов X и у7 а X и у - младшими разр дами , аргументов х .и у, В предположении , у 1 погрешность аппроксимации О ) опреде етс  соответствующим остаточным членом р да Тейлора функции и имеет поэтому пор док М - 2 , М выражаетс  через частные производные третьего пор дка функции F(x,y), Поэтому надлежащим выбором параметра К можно сделать погрешность аппроксимации (1),выход щей за пределы используемой разр дной сетки. Устройство работает в четыре такта , определ емые блоком 17 синхронизации . Блок 5 пам ти хранит таблицы значений коэффициентов i снимаемых соответственно с выходов 1 - 6-г6 этого блока и завис щих от поступающих на вход блока 5 пам ти значений Хр и у старших разр дов аргументов X и у, В первом такте сигналы от блока I7 синхронизации на управл ющих входах коммутаторов 11-14 подключают к их выходам соответственно второй, второй первый и третий информационные входы. Кроме того, блок 17 синхронизации выдает сигналы на входы записи первого и второго буферных регистров 15 и 16, Поэтому на второй вход первого блока 9 .умножени  поступает с шестого выходаблока 5 пам ти значение Ф, которое, умножа сь на значение х, через второй информационный вход коммутатора 12 поступает на второй вход первого сумматора 6, на первый вход которого через второй информационный вход коммутатора I1 подаетс  значение , что приводит к образованию на информационном входе первого буферного регистра 15 значени  + X Ф, запоминаемого на нем. Одновременно в этом же такте через третий информационный вход коммутатора I4 на второй вход второго блока 10 умножени  поступает значение ф,, умно жающеес  на значение у с первого входа второго блока 10 умножени  и по3 ступакхцее на первый вход второго сум матора 7, на второй вход которого поступает с п того выхода блока 5 пам ти значение f , что порождает на выходе второго сумматора 7 значение s + . , запоминаемое на втором буферном регистре 16. . Во втором такте сигналы от блока 17 синхронизации на управл ющих входах коммутаторов 11, 12 и 14 подклк чают к их выходам соответственно тре тий, первый и второй информационные входы. Кроме того, от блока 17 синхронизации подаетс  сигнал на вход записи первого регистра 15. В результате этого на первом сумматоре 6 производитс  сложение содержимого первого буферного регистра 15 и поступающего через третий информационный вход коммутатора 11 с выхода вто роге блока умножени  10 произведени  у , образующегос  из поступающего через второй информационный вхо коммутатора 14 значени  j. Сумма -f Sc ф + у Фз запоминаетс  на первом буферном регистре 15. В третьем такте сигналы от блока 17 синхронизации на управл ющих входах коммутаторов 11 и 14 подключают к их выходам соответственно первые информационные входы, а сигналы на управл ющих входах коммутаторов 13 174 и 12 подключают к выходам вторые их информационные входы. Кроме того, блок I7 синхронизации подает в этом такте сигнал на вход записи первого буферного регистра 15. Поэтому первый блок 9 умножени  образует на своем выходе значение х (Ф 5 ь + складьшаемое на первом сумматоре 6 . со значением Ф, с запоминанием результата на первом буферном регистре 15, а второй блок 10 умножени  образует значение у (tf + У 4) хран емое на выходах зтого блока до следующего четвертого такта. В последнем, четвертом такте, по сигналам от блока 17 синхронизации на управл ющем входе коммутатора 11 подключаетс  к его выходу третий информационный вход, а по сигналам на управл ющих входах коммутаторов 12 и 14 к выходам подключаютс  их первые информационные входы. В результате сохран емое от третьего такта чение у ( Ф j + ) выхода второго блока умножени  передаетс  через коммутатор 11 на первый вход первого сумматора 6, складыва сь на нем с содержанием первого буферного регистра 15 и образу  согласно выражению (l) искомое значение функции F(x,y),, которое запоминаетс  на регистре 8 результата.1 i, the invention relates to computing and can be used to accelerate the computation of an arbitrary function of two arguments in particular for the computation of the function-arctg required when-performed v-. converting Cartesian coordinates to polar coordinates. The purpose of the invention is to improve accuracy. 1 shows a block diagram of the proposed device;, FIG. 2, timing diagrams of the synchronization unit,. The device contains a register of 1 high-order bits of the first argument, a register of 2 lower-order bits of the first argument, a register of 3 high-order bits of the second argument, a register of 4 low-order bits of the second argument, memory block 5, first adder 6, in the first case 7, register 8 is the result first block 9 multiply, second block. 10 multiplications, switches 11-14, buffer registers 15 and 16, synchronization block 17, F function value calculation (x in the device is made based on the ratio T (x, y) ± f2 + 2 (((5f + y $ + 5g (+ UV) (where F (x ,, y,) ,,, л. (хорр)., and FUs. Тхду 2 ауг л. -ДР (х, Уо), .L (хВУо) Г - г: - Fb-2 -T5g-determined by the older X0 and y, bits, respectively, of the arguments X and y7, and X and y, the younger bits, the arguments x. And y, Assuming y is 1, the approximation error O) is determined by the corresponding residual member of the Taylor series of functions and is therefore of the order of M - 2, M is expressed in terms of the particular Derivatives of the third order of the function F (x, y), therefore, by appropriate selection of the parameter K, an approximation error (1) can be made, going beyond the limits of the bit grid used. The device operates in four cycles determined by the synchronization unit 17. Block 5 These tables store the values of the coefficients i taken respectively from the outputs 1 - 6-g6 of this block and the values Xp and the higher bits of the arguments X and y, which depend on the memory 5 input to the block 5 memory. In the first cycle, the signals from the synchronization block I7 are switch inputs 11-14 connected to their second outputs respectively, the first second and third data inputs. In addition, the synchronization unit 17 generates signals to the recording inputs of the first and second buffer registers 15 and 16, Therefore, the second input of the first multiplication unit 9 receives the value Ф from the sixth output block 5 of the memory, which, multiplying by the value x, through the second information the input of the switch 12 is fed to the second input of the first adder 6, to the first input of which a value is fed through the second information input of the switch I1, which leads to the formation at the information input of the first buffer register 15 of the value + X F stored in . At the same time, in the same cycle, the third information input of the switch I4 to the second input of the second multiplication unit 10 receives the value of f ,, intelligently pressing the value y from the first input of the second multiplication unit 10 and multiplying 3 times to the first input of the second sum of matrix 7, to the second input of which comes from the fifth output of the memory block 5, the value of f, which causes the value of s + at the output of the second adder 7. stored on the second buffer register 16.. In the second cycle, the signals from the synchronization unit 17 at the control inputs of the switches 11, 12, and 14 are connected to their outputs, respectively, the third, first and second information inputs. In addition, from the synchronization unit 17, a signal is fed to the input of the first register 15. As a result, the first adder 6 adds the contents of the first buffer register 15 and coming through the third information input of the switch 11 from the output of the multiplier unit 10 that is formed from incoming through the second information input switch 14, the value of j. The sum -f Sc ф + + Фз is remembered in the first buffer register 15. In the third cycle, the signals from the synchronization unit 17 at the control inputs of the switches 11 and 14 connect the first information inputs to their outputs, respectively, and the signals at the control inputs of the switches 13,174 and 12 connect to the outputs of the second of their information inputs. In addition, the synchronization unit I7 supplies a signal to the recording input of the first buffer register 15 in this cycle. Therefore, the first multiplication unit 9 at its output forms the value x (F 5 L + + added at the first adder 6 with the value F, remembering the result on the first the buffer register 15, and the second multiplication unit 10 forms the value of y (tf + y 4) stored at the outputs of this block until the next fourth clock cycle.In the last, fourth clock cycle, according to signals from the synchronization block 17, the control input of the switch 11 is connected to its exit third The information input and the signals at the control inputs of the switches 12 and 14 connect their first information inputs to the outputs. As a result, the output from the third clock y (Φ j +) of the output of the second multiplication unit is transmitted through the switch 11 to the first input of the first adder 6 by adding to it the contents of the first buffer register 15 and, according to expression (l), the desired value of the function F (x, y), which is stored in the result register 8.

..

А/г 2A / g 2

Claims (1)

.УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ ДВУХ АРГУМЕНТОВ, содержащее регистр старших разрядов первого аргумента, регистр младших разрядов первого аргумента, регистр старших разрядов второго аргумента, регистр младших разрядов второго аргумента, блок памяти, два блока, умножения, блок синхронизации, первый сумматор, регистр результата, два коммутатора и первый буферный регистр, причем выходы регистра старших разрядов первого аргумента и регистра старших разрядов второго аргумента соединены с входами соответственно первой и второй групп разрядов адреса блока памяти, выходы полей первой и второй составляющих которого соединены соответственно с первым и вторым информационными входами первого коммутатора,'выход которого соединен с первым входом первого сумматора, второй вход которого соединён с выходом второго коммутатора, первый информационный вход которого соединён с выходом первого буферного регистра, вход разрешения записи которого соединен с первым выходом блока синхронизации, второй и тре-*· тий выходы которого соединены соответственно с управляющими входами первого и второго коммутаторов, выход первого сумматора соединен с информационными входами первого буфер ного регистра и регистра результата, выходы регистра младших разрядов первого аргумента и регистра младших разрядов второго аргумента соединены с первыми входами соответственно первого и второго блоков умножения, отличающееся тем, что, с целью повышения точности, в него введены второй сумматор, второй буферный регистр, третий и четвертый коммутаторы, причем выход второго сумматора соединен с информационным входом второго буферного регистра, вход разрешения записи и выход ко торого соединены соответственно с четвертым выходом блока синхронизации и первым информационным входом третьего коммутатора, второй и третий информационные входы которого соединены с выходами полей соответственно третьей и четвертой составляющих блока памяти, выходы полей пятой и шестой составляющих которого соединены соответственно с первым входом второго сумматора и первым информационным входом четвертого коммутатора, второй информационный вход которого соединен с выходом первого буферного регистра, выходы третьего _: и четвертого коммутаторов соединены с ' вторыми входами соответственно второго и первого блоков умножения,выход первого блока умножения соединен с вторым информационным входом второго управляющие входы третьего и четвер· того коммутаторов соединены соответ· ственчо с пятым и шестым выходами < блока синхронизации. .DEVICE FOR CALCULATING THE FUNCTIONS OF TWO ARGUMENTS, containing the register of the most significant bits of the first argument, the register of the least significant bits of the first argument, the register of the highest bits of the second argument, the register of the least significant bits of the second argument, a memory block, two blocks, multiplication, a synchronization block, the first adder, a register of results, two switches and a first buffer register, the outputs of the high-order register of the first argument and the high-order register of the second argument being connected to the inputs of the first and second groups of bits, respectively poisons of the memory block address, the outputs of the fields of the first and second components of which are connected respectively to the first and second information inputs of the first switch, the output of which is connected to the first input of the first adder, the second input of which is connected to the output of the second switch, the first information input of which is connected to the output of the first a buffer register, the recording permission input of which is connected to the first output of the synchronization unit, the second and third * which outputs are connected respectively to the control inputs of the first and the second switches, the output of the first adder is connected to the information inputs of the first buffer register and the register of the result, the outputs of the register of the least significant bits of the first argument and the register of the least significant bits of the second argument are connected to the first inputs of the first and second blocks of multiplication, characterized in that, in order to increase accuracy, the second adder, the second buffer register, the third and fourth switches are entered into it, and the output of the second adder is connected to the information input of the second buffer register whose recording permission input and output are connected respectively to the fourth output of the synchronization unit and the first information input of the third switch, the second and third information inputs of which are connected to the outputs of the fields of the third and fourth components of the memory block, respectively, the outputs of the fields of the fifth and sixth components are connected respectively with the first input of the second adder and the first information input of the fourth switch, the second information input of which is connected to the output of the first buffer Registers, exits _third: and fourth switches are connected to the 'second inputs, respectively the second and first multipliers, the output of the first multiplier unit is connected to second data input of the second control inputs of the third and four · of switches connected respectively · stvencho with fifth and sixth outputs <sync block . . коммутатора, выход второго блока умножения соединен с вторым входом второго сумматора и третьим информационным входом первого коммутатора,switch, the output of the second multiplication unit is connected to the second input of the second adder and the third information input of the first switch, 1. i .1. i.