формировани йулевого номера цикла реверсивного счётчика циклов, а выход - с выходом окончани работы устройства, выходы первого и третьего элементов ИЛИ блока управлени соединены соответственно со счетным входом реверсивного счетчика тактов и управл ющим входом сдвига регистра множимого, выходы старших разр дов регистров множимого и множител соединены с инфо1 1ационными входами табличного узла перемножени старших разр дов, выходы произведени и переноса которого соединены соответственно с информационными входами первого и второго разр дов буферногоgenerating the zero number of the cycle counter cycle counter, and the output with the output of the device, the outputs of the first and third elements OR of the control unit are connected respectively to the counting input of the reversing clock counter and the control input of the multiplicative register, the outputs of the high multiplier registers and the multiplier are connected with the informational inputs of the tabular node for multiplying the higher bits, the outputs of the product and the transfer of which are connected respectively to the information inputs of the first and second buffer bits
регистра, выходы первого и второго разр дов буферного регистра соединены соответственно с первыми информационньми входами первого и второго разр дов сумматора, вторые информационные входы первого и второго разр дов которого соединены соответственно с выходами первого и второго разр дов регистра частичных произведений , информационные входы первого, второго и третьего разр дов которого соединены соответственно с выхрдами первого, второго и третьего разр дов сумматора, выход старшего разр да регистра множимого соединен с входом младшего разр да регистра множимого.the register, the outputs of the first and second bits of the buffer register are connected respectively to the first information inputs of the first and second bits of the adder, the second information inputs of the first and second bits of which are connected respectively to the outputs of the first and second bits of the register of partial products, information inputs of the first, second and the third bit of which is connected respectively to the outputs of the first, second and third bits of the adder, the output of the higher bit of the multiplicative register is connected to the input ladshego discharge multiplicand register.
Изобретение относитс к вычислительной технике и может бь1Ть использовано при построении арифметических устройств ЦВМ последовательного действи , Известнь устройства дл умножени чисел последовательного действи в позиционной двоичной системе счис лени , которые содержат регистр множимого, регистр множител , сумматор СП Наиболееблизким по тезд1ической сущности к изобретению вл етс устройство дл умножении чисел последовательного действи в поэицион ной h-ичной (г72 ) системе счислени содержащее регистры множимого и мно жител , регистр произведени , сумма тор, блок управлвЕйи , счетчики такт и циклов Недостатком известного устройств вл етс невысокое быстродействие, обусловленное применением последова тельного сумматора, осувцеетвл ющего суммирование п-разр дных чисел. Йелью изобретени вл етс повыш ш1ие быстродействи устройства дл умножени последовательного действи . Поставленна цель достигаетс тем, что в.устройство дл умножени последовательного действи содержащее регистр гшожимого, регистр множител , регистр частичшх произведений , сумматор,реверсивный счетчик циклов, реверсивный счетчик тактов и блок управлени , введены буферный регистр и табличный узел перемножени старших разр дов, а блок управлени содержит три элемента ИЛИ, четьфе элемента И и четьфе элемента задержки, причем вход запуска устройства соединен со счетным входом реверсивного счетчика циклов, первым входом первого элемента ИЛИ блока управлени и первым входом второго элемента ИЛИ блока управлени , выход которого соединен с входами управлени чтением регистра множимого и регистра множител и входом первого элемента задержки блока управлени , выход которого соединен с управл ющим входом чтени буферного регистра, управл ющим входом чтени регистра частичных произведений и с входом второго элемента задержки блока управлени , выход которого соединен с первыми входами первого и второго элементов И блока управлени , вторые входа которых соединены соответственно с выходами формировани ненулевого и нулевого номеров тактов реверсивного счетчика тактов, выход первого элемента И блока управлени соединен с первым входом третьего элемента ИЛИ блока управлени , первым управл к цим входом сдвига регистра частичтапс произведений , шсформационным входом реверсивного счетчика тактов и входом третьего элемента задержки блока управлени , выход которого соединен с вторым входом второго элемента ИЛИ блока управлени , третий вход которого соединен с выходом четвертого элемента задержки блока управлени , вход которого соединен с вто рыми входами первого и третьего элементов ИЛИ блока управлени , управл ющим входом сдвига регистра множител , вторым управл кицим входом сдвига регистра частичных произ ведений, информационным входом, реверсивного счетчика циклов и выходом третьего элемента И блока управлени , первьй вход которого соед нен с выходом формировани ненулевого номера цикла реверсивного счетчик циклов, а второй вход - с выходом вторЬго элемента И и первым входом четвертого элемента И блока управле ни , второй вход которого соединен с выходом формировани нулевого иомера цикла реверсивного счетчика циклов, а вйход - с выходом окончани работы устройства, выходы перво го и третьего элементов ИЛИ блока управлени соединены соответственно со счетным входом реверсивного счетчика тактов и управл ющим входом сдвига регистра множимого, выходы старших разр дов регистров множимог и множител соединены с информационными входами табличного узла перемножени ртарших разр дов, выходы произведени и переноса которого соединены соответственно с информационными входами первого и второго разр дов буферного регистра, выходы первого и второго разр дов буферного регистра соединены соответственно с первыми информационными входами первого и второго разр дов сумматора вторые информационные входы первого и второго разр дов которого соединены соответственно с выходами первого и второго разр дов регистра частичных произведений, информационные входы первого, второго и третьего разр дов которого соединены соответственно с выходами первого, втор го и третьего разр дов сумматора, выход старшего разр да регистра множимого соединен с входом младшег разр да регистра множимого. На фиг. 1 показана структурна схема устройства дл умножени посл довательного действи ; на фиг. 2 функциональна схема блока управлени устройства дл умножени . Устройство дл умножени последовательного действи содержит регистр 1 множител , регистр 2 множимого, блок 3 управлени , табличньй узел 4 перемножени старших разр дов, буферный регистр 5, трехразр дный сумматор 6, регистр 7 частичных произведений , реверсивный счетчик 8 тактов, реверсивный счетчик 9 циклов, каналы 10 и 1I, соедин ющие первый выход блока 3 управлени с входами управлени чтением регистров множимого 2 и множител 1, каналы 12 и 13, соедин ющие второй выход блока 3 управлени с входами управлени чтением регистров 5 и частичных произведений 7, канал 14, соедин клций третий выход блока 3 управлени с входом Управлени сдвигом регистра 2 мн&жимого , каналы 15 и 16, соедин ющие четвертый выход блока 3 управлени соответственно с первым управл ющим входом сдвига регистра 7 частичных произведений и информационным входом реверсивного счетчика 8 так- тов, каналы 17 - 19, соедин ющие п тый выход блока 3 управлени соответственно с входом управлени сдвигом регистра 1 множител , с информационным входом реверсивного счетчика 9 циклов, с вторым управл ющим входом сдвига регистра 7 частичных произведений, канал 2:0, соедин ющий шестой выход блока 3 управлени со счетным входом реверсивного счетчика 9 циклов, канал 21, соедин ющий. седьмой выход блока 3 управлени со счетным входом реверсивного счетчика 8 тактов, каналы 22 и 23, соедин ющие выходы формировани ненулевого и нулевого номеров тактов реверсивного счетчика 8 тактов с первым и вторьм входами блока 3 управлени соответственно, каналы 24 и 25, соедин ющие выходы формировани ненулевого и нулевого номеров циклов реверсивного счетчика 9 циклов с третьим и четвертым входами блока 3 управлени соответственно, каналы 26 и 27, соедин ющие выходы старших разр дов регистров множител 1 и множимого 2 соответственно с первьи и вторым информационными входами табличного узла 4 перемножени Старших разр дов соответственно, канал 28, соедин ющий выход старшего разр да регистра 2 множимого с входом младшего разр да регистра 2 множимого , каналы 29 и 30, соедин ющие вьуходы произведени и переноса табличного узла 4 перемножени старших разр дов соответстзенно с информационньми входами .первого и второго разр дов буферного регистра 5, каналы 31, соедин ющие информационные выходы первого и второго разр дов буферного регистра 5 соответственно с первыми информационными входами первого и второго разр дов трехраэр дного сумматора 6, каналы 32, соедин ющие информационные выходы первого и второго разр да регистра 7 частичных произведений соответственно с вторыми информационнь1ми входа ми первого и второго разр дов трехразр дного сумматора .6, каналы 33, соедин ющие информационные выходы первого, второго, тртьего разр дов трехразр дного сумматора с информационными входами первого, второго, третьего разр дрв регистра 7 частичных произведени соответственно, входной канал 34, соедин ющий вход запуска устройства с п тым входам блока управлени , выходной канал 35 окончани работы устройства. Блок управлени (фиг. 21 содержит элементы ИЛИ 36 - 38, .элементы И 3942 , элементы 43-46 задержки. Табличный узел перемножени старших разр дов множител и множимого может быть построен по схеме, реализуемой на стандартных элементах, таких как дешифраторы и шифраторы. Регистры I и 2 имеют п г-ичных разр дов, регистр 5 - два г-ичных разр да, сумматор 6 - три разр да в избыточной (г,к 1 системе счислени регистр 7 - .(Зп -2 ) к-ичнЫх разр дов Счетчик 8 тактов содержит 0( (л-1)Г двоичных раар щов. Счетчик 9 циклов также содер жит 5 о(, (п--1) двоичных разр дов. Работа устройства дл умножени нач 1наетс с момента поступлени управл ющего сигнала по каналу 34 устройства, который может быть сфор мирован в. центральним устройстве уп равлени арифметического устройства в котором пр1шен етс в качестве отдельного ф ункционального блока дагное устройство. Управл ющий сигн приход щий по входноиу каналу 34, запускает в работу блок 3 управлени Блок 3 управлени формирует сигналы поступающие по каналам 21 и 20 на входы счетчика 8 тактов и счетчика .9 циклов. Под действием этих сигналов в счетчик 9 циклов и счетчик 8 тактов заноситс число -1. Операци умножени двух п-разр дных г-ичных чисел состой из пциклов (от П--1 до 0). В каждом очередном цикле множимое умножаетс на соответствующ й i-й (i rt, , n-2,...,2,1) разр д множител . Цикл состоит из п тактов (от п-1 до 1). В. каждом очередном такте {.-и ( , п-12,1) разр д множител умножаетс на j-й (j h, -n-l,..., 2,П разр д множимого. Очередной такт выполнени операции умножени начинаетс с формировани блоком 3 управлени сигналов, поступающих по каналам 10 и 11 на входы управлени чтением регистров множимого 2 и множител 1. Под действием этих сигналов старшие разр ды регистров 1 и 2 подаютс по каналам 26 и 27 на входы табличного уэла 4 перемножени старших разр дов, где и осуществл етс умножение, цифр этих разр дов в . г -ичной системе счислени . Результат умножени , представл ющий собой цифру произведени и цифру переноса, по каналам 29 и 30 соответственно переписьшаетс в первый и второй разр ды буферного регистра 5. Далее под действием . управл ющих сигналов, приход щих с блока 3 управлени по каналам 12 и 13, осуществл етс суммирование кодов буферного регистра 5 и регистра 7 частичных произведений иа сумматоре 6. Коды регистров 5 и 7 поступает на сумматор 6 соответственно по каналам 31 и 32. Результат суммировани по каналу 33 переписываетс в регистр 7. Сумматор 6 осуществл ет суммирование кодов в избыточной (г ,к) системе счислени . При выполнении тактов с номерами от п-1 до 1, т.е. когда значение счетчика 8 тактов не равн етс нулю, по каналу 22 из счетчика тактов на первый вход блока 3 управлени поступает сигнал, в ответ на который в блоке 3 управлени вырабатываютс сигналы, поступающие по каналам 416 соответственно на сдвиговые входы регистра 2 множимого и регистра 7 частичных произведений, а также на информационный вход счетчика 8 тактов . Под действием этих сигналов в регистре 2 множимого осуществл етс 71 циклический сдвиг влево на один разр д , в регистре частичных произведений - сдвиг влево на один разр д, а значение счетчика 8 тактов уменьшает с на единицу. На этом выпблнекие очередного такта операции умножени заканчиваетс . Устройство умножени переходит к вьтолнению следующего такта работы. При вьтолнении такта с номером ноль выполн етс последний такт очередного j-го цикла (, п-1,.. 1,0). Дальнейша работа устройства зависит от текущего значени счетчика 9 циклов. При выполнении циклов с номерами от п-1 до 1, т.е. когда значение счетчика 9 циклов не равн етс нулю, по каналу 23 из счетчика тактов поступает сигнал, свидетельст вующий о нулевом значении счетчика 8 тактов, а по каналу 24 из счетчика циклов в блок 3 управлени поступает сигнал, свидетельствующий о ненулевом значении счетчика 9 циклов. В результате сочетани этих сигналов в блоке 3 управлени вырабатываютс сигналы, поступающие по каналам 1Д, 17, 18,19, 21 соответственно на регистр 2 множимого, регистр 1 множител , счетчик 9 циклов, регистр 7 частичных произведений, счетчик 8 тактов. Под действием этих сигналов происходит циклический сдвиг влево в регистре 2 множимого, сдвиг влево на один разр д регистра 1 множител , уменьшение на единицу значени счетчика 9 циклов, сдвиг вправо на п-2 разр да регистра 7 частичных произведений, занесение числа h-l в счетчик 8 тактов. Завершаетс очередной цикл работы устройства умножени и осуществл етс переход к следующему за данным циклу работы устройства умножени . При вьтолнении нулевого, такта нулевого цикла работа устройства умножейи заканчиваетс . При этом по ,каналу 23 из счетчика тактов и по каналу 25 из счетчика циклов в блок 1 3 управлени поступают сигналы, в результате сочетани которых блок .. управлени по каналу 35 выдает сигнал окончани работы устройства умножени . Результат умножени , представленный в избь точной ( г, 1 ) системе счислени , находитс в регистре 7 частичных произведений. Экономический эффект от использовани предлагаемого устройства состоит в построении последовательного устройства умножени в г-ичной системе счислени таким образом, что вместе последовательного сумматора п-разр дных чисел используетс трехразр дный параллельный сумматор в позиционной избыточной (г, ft) системе счислени . Экономический эффект может быть оценен следующим образом. Врем выполнени умножени 1,, при условии, что цифры от О до г -1 в каждом разр де равноверо тны, в известном устройстве равно Чм«., где 5 врем суммировани последо-вательным сумматором п-разр дных чисел; врем сдвига на один разр д регистра множител и регистра произведени . Так как t nt , где i+ - врем суммировани одного разр да сумматора , MKi - / n c/Врем выполнени умножени .i в предлагае ом устройстве равно .с)/Чмн .1 .j s«H.r )/ ) Таким образом, при предлагаемое устройство по быстродействию почти, в 4 раза превьппает известное устройство.The invention relates to computing and can be used in the construction of arithmetic devices of sequential digital computers. The device is known for multiplying the numbers of consecutive actions in the positional binary numeral system, which contain the multiplicable register, the multiplier register, the SP accumulator. The device is closest to the invention. for multiplying consecutive action numbers in a posed h-ary (r72) number system containing multiplicative and multiply registers , the product register, the sum of the torus, the control unit, the tick and cycle counters. The disadvantage of the known devices is the low speed due to the use of a sequential adder, which evaluates n-bit numbers. The invention of the invention is to improve the speed of the device for multiplying sequential actions. The goal is achieved by the fact that the device for multiplying a sequential action containing the register, the multiplier register, the register of partial products, the adder, the reversible cycle counter, the reversing clock counter and the control unit, the buffer register and the table node of the multiplying high-order bits are entered, and the block control unit contains three elements OR, the cell of the AND element and the cell of the delay element, with the device start input connected to the counting input of the reverse loop counter, the first input of the first element nta OR of the control unit and the first input of the second OR element of the control unit, the output of which is connected to the control inputs of the register of the multiplier and multiplier register and the input of the first delay element of the control unit, the output of which is connected to the control input of the buffer register, the control input of the partial register works and with the input of the second delay element of the control unit, the output of which is connected to the first inputs of the first and second elements AND of the control unit, the second inputs of which are connected to Respectively with the outputs of the formation of non-zero and zero numbers of clocks of the reversible clock counter, the output of the first element AND of the control unit is connected to the first input of the third element OR of the control unit, the first control to the shift input of the part-shift register register, the information input of the reverse clock counter and the input of the third delay element control, the output of which is connected to the second input of the second element OR control unit, the third input of which is connected to the output of the fourth element of the delayed block A control unit whose input is connected to the second inputs of the first and third elements OR of the control unit, the control input of the shift register of the multiplier, the second control input of the shift of the register of partial products, the information input, the reversible loop counter and the output of the third element And the control unit, the first the input of which is connected to the output of the formation of a non-zero cycle number of the reverse cycle counter, and the second input - with the output of the second AND element and the first input of the fourth element AND control unit, the second input D which is connected to the output of the zero zero-cycle cycle formation of the reverse cycle counter, and the input is connected to the output of the device operation, the outputs of the first and third elements OR of the control unit are connected respectively to the counting input of the reverse clock counter and the control input of the shift of the multiplicable register, the outputs of the older cycles The multiplier and multiplier registers are connected to the information inputs of the tabular multiples of the senior bits, the outputs of the product and transfer of which are connected respectively to the information the ion inputs of the first and second bits of the buffer register; the outputs of the first and second bits of the buffer register are connected respectively to the first information inputs of the first and second digits of the adder; the second information inputs of the first and second bits of which are connected respectively to the outputs of the first and second bits of the partial register works, information inputs of the first, second and third bits of which are connected respectively with the outputs of the first, second and third bits of the adder, the output of the article rshego discharge multiplicand register connected to the input mladsheg discharge multiplicand register. FIG. 1 shows a block diagram of a device for multiplying a sequential action; in fig. 2 is a functional block diagram of a multiplier control unit. The device for multiplying the sequential operation contains a multiplier register 1, a multiplicable register 2, a control block 3, a table for multiplying the higher bits, a buffer register 5, a three-bit adder 6, a register of 7 partial products, a reversing counter of 8 cycles, a reversing counter for 9 cycles, channels 10 and 1I, connecting the first output of control unit 3 with control inputs for reading registers of multiplicative 2 and multiplier 1, channels 12 and 13, connecting the second output of control unit 3 with control inputs for reading registers 5 and partial output 7, channel 14, connections, the third output of control unit 3 with the input of Shift control register 2 is multiply, channels 15 and 16, connecting the fourth output of control unit 3, respectively, with the first control input of shift of register 7 of partial products and information input of reversible counter 8 clock, channels 17-19, connecting the fifth output of control unit 3 respectively to the shift register input 1 of the multiplier 1, to the information input of the reversing counter 9 cycles, with the second register shift control input 7 astichnyh works channel 2: 0, coupling the sixth output control unit 3 with the counting input of the reversible counter 9 cycles passage 21 connecting the. the seventh output of control unit 3 with a counting input of a reversible counter of 8 cycles, channels 22 and 23, connecting the outputs of forming non-zero and zero numbers of cycles of a reverse counter of 8 cycles with the first and second inputs of control unit 3, respectively, channels 24 and 25, connecting the formation outputs nonzero and zero cycle numbers of the reverse counter 9 cycles with the third and fourth inputs of the control block 3, respectively, channels 26 and 27, connecting the outputs of the high bits of the multiplier 1 and multiplier 2 registers with the first The second and second information inputs of the tabular node 4 multiply the Highest bits, respectively, channel 28, connecting the output of the higher bit of register 2 multiplied with the input of the lower bit of register 2 multiplicand, channels 29 and 30, connecting the outputs of the product and transfer of the table node 4 multiplication senior bits, respectively, with information inputs of the first and second bits of the buffer register 5, channels 31, connecting the information outputs of the first and second bits of the buffer register 5, respectively, with the first information the inputs of the first and second bits of the three-slot adder 6, channels 32, connecting the information outputs of the first and second bits of the register 7 partial products, respectively, with the second information inputs of the first and second bits of the three-digit adder .6, channels 33, connecting information outputs of the first, second, three bits of a three-bit adder with information inputs of the first, second, third bits of the partial product register 7, respectively, the input channel 34 connecting the trigger input devices with five inputs of the control unit; output channel 35 of the operation of the device. The control unit (Fig. 21 contains elements OR 36-38, elements AND 3942, delay elements 43-46). A table node for multiplying the highest multiplier and multiplicable bits can be built according to a scheme implemented on standard elements, such as decoders and encryptors. Registers I and 2 have n g-ary bits, register 5 - two g-aik bits, adder 6 - three bits in excess (g, to 1 numbering system register 7 - (Zn -2) to-i-niNYh bits The 8 clock cycle counter contains 0 ((l-1) G binary rasters. The 9 cycle counter also contains 5 o (, (n - 1) binary bits. The operation of the The conditions for multiplying the beginning are from the moment the control signal is received on the device channel 34, which can be formed in the central control unit of the arithmetic device in which it is distributed as a separate functional unit. The control device arriving at the input channel 34, the control unit 3 starts up. The control unit 3 generates signals arriving through channels 21 and 20 to the inputs of the counter of 8 cycles and the counter .9 cycles. Under the action of these signals, the number of -1 is entered into the counter of 9 cycles and the counter of 8 cycles. The operation of multiplying two n-bit g-ary numbers is a cycle of cycles (from P - 1 to 0). In each successive cycle, the multiplicand is multiplied by the corresponding ith i (i rt,, n-2, ..., 2,1) bit multiplier. The cycle consists of n cycles (from n-1 to 1). B. Each time tick {.-И (, п-12,1) the multiplier's bit is multiplied by the j-th (jh, -nl, ..., 2, P bit multiplier. The next tick of the multiplication operation begins with the formation the control unit 3 controls the signals arriving through channels 10 and 11 to the control inputs of reading the registers of multiplicative 2 and multiplier 1. Under the influence of these signals, the higher bits of registers 1 and 2 are fed through channels 26 and 27 to the inputs of the table spread 4 multiplications of the higher bits, where and the multiplication of the digits of these bits of the r -y-number system is carried out. In the first and second digits of the buffer register 5, channels 29 and 30, respectively, are written to the first and second bits of the buffer register 5. Next, under the action of the control signals coming from control block 3 via channels 12 and 13, the codes are summed buffer register 5 and register 7 partial products of the adder 6. The codes of registers 5 and 7 are fed to adder 6, respectively, through channels 31 and 32. The result of the summation over channel 33 is rewritten into register 7. Adder 6 performs summation of the codes in redundant (g, k ) number system. When performing clocks with numbers from n-1 to 1, i.e. when the value of the counter of 8 clocks is not zero, the channel 22 from the clock counter to the first input of control unit 3 receives a signal, in response to which, in control unit 3, signals are generated that arrive at channels 416 respectively at the shift inputs of register 2 of multiplicable and register 7 partial works, as well as the information input of the counter 8 cycles. Under the action of these signals, 71 cyclic left shifts by one bit are performed in the multiplier register 2, left-shift by one bits in the partial product register, and the counter value of 8 cycles decreases c by one. At this point, the next cycle of the multiply operation ends. The multiplier proceeds to the next cycle. With the execution of the cycle with the number zero, the last cycle of the next j-th cycle is executed (, n-1, .. 1.0). Further operation of the device depends on the current value of the counter 9 cycles. When performing cycles with numbers from n-1 to 1, i.e. when the value of the counter 9 cycles does not equal zero, the channel 23 from the clock counter receives a signal indicating that the counter has zero values of 8 cycles, and the channel 24 of the cycle counter sends to the control unit 3 a signal indicating a non-zero value of the counter of 9 cycles. As a result of the combination of these signals, control unit 3 generates signals arriving on channels 1D, 17, 18, 19, 21, respectively, to multiply register 2, multiplier register 1, 9 cycles counter, 7 partial products register, 8 clock counter. Under the action of these signals, a cyclic shift to the left in register 2 of multiplicand, a shift to the left by one bit of register 1 of a multiplier, a reduction by one counter value of 9 cycles, a shift to the right by n-2 bits of the register of 7 partial products, the number hl is entered into counter 8 cycles. The next cycle of operation of the multiplication device is completed and the transition to the cycle of operation of the multiplication device that follows this data is carried out. With the execution of the zero, zero cycle cycle, the operation of the device is multiplied and terminated. At the same time, signals 23 are sent to channel 23 from the clock counter and via channel 25 from the cycle counter to the control unit 1 3, which, as a result of the combination of the control unit, generates an output signal from the multiplier device on channel 35. The result of the multiplication, represented in the beating (r, 1) number system, is in the register of 7 partial products. The economic effect of using the proposed device is to build a sequential multiplication device in a g-ary number system such that, together with a sequential accumulator of n-bit numbers, a three-digit parallel accumulator is used in the positional redundant (g, ft) number system. The economic effect can be estimated as follows. The execution time of the multiplication 1 ,, provided that the digits from O to g -1 in each bit are equal, in the known device is equal to Fm "., Where 5 is the time of summation by the sequential adder of the n-digits; the shift time by one bit of the multiplier register and the product register. Since t nt, where i + is the summation time of a single digit of the adder, MKi is / nc / The multiplication time .i in the proposed device is .с) / Чмн .1 .js "Hr) /) Thus, with the proposed device By the speed almost, 4 times exceeds the known device.
П575Л1P575L1
01IZ.Z01IZ.Z