SU1170462A1

SU1170462A1 - Fast fourier transformer

Info

Publication number: SU1170462A1
Application number: SU823500711A
Authority: SU
Inventors: Валерий Алексеевич Телековец; Ольга Николаевна Суменкова
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1982-10-15
Filing date: 1982-10-15
Publication date: 1985-07-30

Abstract

УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее первый и второй регистры, информационные входы которых вл ютс соответственно входами реальной и мнимой частей первого операнда устройства, первый и второй сумматоры-вычитатели, выходы которых вл ютс выходами соответственно реальной и мнимой частей первого и второго операндов устройства , управл ющие входы первого и второго регистров, первого и второго сумматоров-вычитателей соединены и вл ютс тактовым входом устройства , входом запуска которого вл ютс установочные входы первого и второго регистров, отличающеес тем, что, с целью упрощени устройства, оно содержит третий и четвертый регистры, первый и второй сумматоры, первый и второй коммутаторы, дешифратор знаков, четыре блока умножени и регистр знака, выходы первого и второго разр дов которого подключены к управл ющим входам соответственно первого и второго коммутаторов, выходы которых подключены к первым входам соответственно первого и второго сумматоров-вычитателей , вторые входы которых подключены к выходам соответственно первого и второго сумматоров, информационные входы первого и второго коммутаторов подключены к информационным выходам соответственно первого и второго регистров, информационные входы третьего, и четвертого регистров вл ютс соответственно входами реальной и мнимой частей коэффициентов устройства, знаковым входом которого вл етс инфармационный вход регистра знака, (+2)-й (, 4) выход которого подключен к -i-My входу дешифратора знака, причем каждый блок умножени содержит сумматор , коммутатор, регистр и элемент И, выход которого подключен к первому входу сумматора, выход переноса которого подключен к первому информационному входу коммутатора, второй информационньй вход которого подключен к выходу старшего разр да регистра , выход младших разр дов которого подключен к второму входу сумматора, выход суммы которого подключен к информационному входу регистра, выходы коммутаторов первого и вторрго блоков умножени .подключены соответственно к первому и второму входам первого сумматора, а выходы коммутаторов третьего и четвертого блоков умножени - соответственно к первому и второму входам второго сумма,тора, i-й A DEVICE FOR FAST CONVERSION FOURIER containing the first and second registers, the information inputs of which are respectively the inputs of the real and imaginary parts of the first operand of the device, the first and second adders-subtractors, the outputs of which are the outputs of the real and imaginary parts of the first and second operands of the device, respectively The control inputs of the first and second registers, the first and second totalizer-subtractors are connected and are the clock input of the device, the start input of which is set The inputs of the first and second registers, characterized in that, in order to simplify the device, it contains the third and fourth registers, the first and second adders, the first and second switches, a character decoder, four multiplicators and a register of the sign, the outputs of the first and second bits which are connected to the control inputs of the first and second switches, respectively, the outputs of which are connected to the first inputs of the first and second totalizer subtractors, respectively, the second inputs of which are connected to the outputs of the first O and the second adders, the information inputs of the first and second switches are connected to the information outputs of the first and second registers respectively, the information inputs of the third and fourth registers are respectively the inputs of the real and imaginary parts of the device coefficients, the sign input of which is the infarmation input of the sign register, ( +2) -th (, 4) the output of which is connected to the -i-My input of the sign decoder, each multiplication unit contains an adder, a switch, a register and an AND element whose output is connected It is connected to the first input of the adder, the transfer output of which is connected to the first information input of the switch, the second information input of which is connected to the output of the higher register bit, the output of the lower bits of which is connected to the second input of the adder, the output of which sum is connected to the information input of the register, the outputs of the switches the first and second multiplication blocks. are connected respectively to the first and second inputs of the first adder, and the outputs of the switches of the third and fourth multiplication blocks, respectively to the first and second inputs of the second sum, the torus, i-th

Description

етс тактовым входом устройства, а установочный вход регистра 4 -го блока умножени соединен с установочными входами третьего и четвертого регистров и с входом запуска устройства , первые входы элементов И первого и четвертого блоков умножени соединены и вл ютс входом реальной части второго аргумента устройства, входом мнимой части которого вл ютс The clock input of the device, and the setup input of the register of the 4th multiplication block are connected to the setup inputs of the third and fourth registers and the device start input, the first inputs of the AND elements of the first and fourth multiplication blocks are connected and are the input of the real part of the second argument of the device, imaginary input parts of which are

первые входы элементов И второго и третьего блоков умножени , вторые входы элементов И первого и третьего блоков умножени подключены к информационному выходу третьего регистра , а информациоиный выход четвертого регистра подключен к вторьи входам элементов И второго и четвертого блоков умножени .the first inputs of the elements of the second and third multiplication units, the second inputs of the elements of the first and third multiplication units are connected to the information output of the third register, and the information output of the fourth register is connected to the second inputs of the elements of the second and fourth multiplication units.

Изобретение относитс к вычислительной технике и может быть использовано при определении спектральных характеристик сигналов. Цель изобретени - упрощение устройства . На чертеже изображена блок-схема устройства. Устройство содержит входы 1 и 2 реальной и мнимой частей первого опе ранда А, регистры 3 и 4, входы 5 и 6 реальной и мнимой частей коэффициента Cj, регистры 7 и 8, группу знаковых входов 9 устройства, регистр 10 знака, коммутаторы 11 и 12, дешифратор 13 знаков, коммутатор 14, блоки 15-18 умножени , входы. 19 реальной части второго операнда устрой ства В , элемент И 20, вход 21 мнимой части второго операнда устройства , сумматор 22, регистр 23, сумма тор 24, сумматор-вычитатель 25, выходы 26 и 27 реальных частей соответ ственно первого А|4| и второго Bj, операндов, сумматор 28, сумматор-вычитатель 29, выходы 30 и 31 мнимых частей соответственно первого А;, и второго В операндов устройства. входы 32 запуска устройства, тактовы вход 33 устройства. Устройство дл быстрого преобразовани Фурье работает по алгоритму А;,-А;+В;С; В;,,«А;-В;С;. Произведение операнда В на весовой коэффициент Сд вычисл етс по алгоритму . Re (Вд С ) ReB ReC,- -UmB:; ImC, (1) Im(B C )IinBi ReCi -ReB, ImC . (2) В начале каждого цикла работы на первый управл ющий вход 32 устройства подаетс импульс запуска, а на группу входов 9 устройства подаютс значени знаков реальной и мнимых частей операндов и коэффициента, которые занос тс в регистр 10 знака импульсов запуска. Одновременно на входы 5 и 6 устройства подаютс значени h разр дов реальной и мнимой частей коэффициента, которые занос тс в п-разр дные регистры 7 и 8, Импульс запуска устанавливают также в нулевое состо ние регистры 3 и 4 и регистры 23 блоков умножени . Начина с первого такта работы, на входы 1 и 2 устройства подаютс значени вещественной и мнимой частей первого операнда А;; последовательно разр д за разр дом, начина от старшего разр да, которые поступают в регистры 3 и 4. Одновременно на входы 19 и 21 устройства подаютс значени реальной и мнимой частей второго аргумента В также последовательным кодом, старшими разр дами вперед, которые поступают на первые входы элементов И 20 и блоков 15-18 умножени . На второй управл кнций вход 33 устройства поступают тактовые импул сы которые подаютс на управл ющие входы регистров 3 и 4, регистров 23 блоков умножени , сумматоров 24 и 2:8 и сумматоров-вычитателей 25 и 29. Работу блоков 15-18 умножени рассматривают на примере работы блока 15 умножени , так как все блоки, умножени работают аналогично. В каждом j -м такте работы (j 1,2,...) на первые входы элементаThe invention relates to computing and can be used in determining the spectral characteristics of signals. The purpose of the invention is to simplify the device. The drawing shows a block diagram of the device. The device contains inputs 1 and 2 of the real and imaginary parts of the first operand A, registers 3 and 4, inputs 5 and 6 of the real and imaginary parts of the coefficient Cj, registers 7 and 8, a group of sign inputs 9 of the device, register 10 characters, switches 11 and 12 , a decoder of 13 characters, a switch 14, blocks 15-18 multiplication, inputs. 19 of the real part of the second operand of the device B, element I 20, input 21 of the imaginary part of the second operand of the device, adder 22, register 23, sum of the torus 24, adder-subtractor 25, outputs 26 and 27 of the real parts, respectively, of the first A | 4 | and the second Bj, the operands, the adder 28, the adder-subtractor 29, the outputs 30 and 31 of the imaginary parts, respectively, of the first A ;, and the second B operands of the device. inputs 32 start the device, clock input 33 devices. The device for fast Fourier transform operates according to the algorithm A;, - A; + B; C; B ;, “A; -B; C ;. The product of the operand B and the weight coefficient Cd is calculated by the algorithm. Re (W C) ReB ReC, - -UmB :; ImC, (1) Im (B C) IinBi ReCi -ReB, ImC. (2) At the beginning of each cycle of operation, a start pulse is applied to the first control input 32 of the device, and the signs of the real and imaginary parts of the operands and the coefficients are entered into a group of inputs 9 of the device and entered into the register 10 of the start pulses. At the same time, the inputs h and 6 of the device are supplied with the values of the h bits of the real and imaginary parts of the coefficient, which are entered into the n-bit registers 7 and 8, and the trigger pulse is also set to the zero state registers 3 and 4 and the multiplier registers 23. Starting from the first cycle of operation, the inputs 1 and 2 of the device are supplied with the values of the real and imaginary parts of the first operand A ;; sequentially bit by bit, starting from the high bit, which go to registers 3 and 4. At the same time, the inputs 19 and 21 of the device are given the values of the real and imaginary parts of the second argument B as well by the sequential code, the leading bits ahead, which go to the first the inputs of the elements And 20 and blocks 15-18 multiply. The second control input 33 of the device receives clock pulses which are fed to the control inputs of registers 3 and 4, registers of 23 multiplication blocks, adders 24 and 2: 8, and adders-subtractors 25 and 29. The operation of blocks 15-18 of multiplication is considered by the example the operation of the multiplication unit 15, since all the multiplication units operate in a similar manner. In each j-th cycle of operation (j 1,2, ...) to the first inputs of the element

И 20 блока 15 умножени поступает значение j -го разр да .реальной части второго операнда ReB-, а на вторые входы элемента И ,20 подаютс значени п разр дов реальной части коэффициента ReCJ с выходов регистра 7 При этом на первый элемент И подаетс значение первого (младшего) разр да реальной части коэффициента ReCJ, на второй элемент И подаетс значение второго разр да реальной части коэффициента ReC и т.д. На и-й элемент И подаетс значение старшего и-го разр да реальной части коэффициента Rec. На выходах элементов И 20 в каждом j -м такте работы будет получено и-разр дное произведение ReB ReC;, которое подаетс на первые входы и разр дов сумматора 22. Полученное в j -м такте работы произведение значени j-го разр да реальной части второго операнда и реальной части коэффициента суммируетс со значением (п-1) младших разр дов суммы произведений, полученной в (j-O-м такте работы устройства, которое подаетс с выходов (ч-1) младших разр дов регистра 23 на вторые входы разр дов сумматоров 22 со второго по п-и (т.е. со сдвигом ла один разр д в сторону старших разр дов). Значение старшего (и+1)-го разр да результата сложени с выхода переноса сумматора 22 подаетс на первый вход коммутатора 14, а значени остальньк п разр дов полученного результата с выходов сумматора 22 записываютс в регистр 23. На второй информационный вход коммутатора 14 с выхода старшего раз р да регистра 23 в каждом -м такте работы подаетс значение и-го разр да результата слежени , полученного B(J-I)-M такте работы. На управл ющий вход коммутатора 14 с первого выхода дешифратора 13 знака поступает значение знака произведени jirf n(ReBi ;XReC ) . .:Если знак равен нулю, т.е. произведение положительно, то выходной коммутатор 14 передает информацию со своих входов на первую группу положительных входов последовтельного сумматора 24, работающего в избыточной системе счислени . Если знак произведени равен единице, And 20, the multiplication unit 15 receives the value of the jth bit of the real part of the second operand ReB-, and the second inputs of the element I, 20 are supplied with the values n of the bits of the real part of the coefficient ReCJ from the outputs of the register 7. (low) bit of the real part of the coefficient ReCJ, the second element of And is given the value of the second bit of the real part of the coefficient ReC, and so on. On the ith element And the value of the most significant and the ith bit of the real part of the coefficient Rec. At the outputs of the AND 20 elements in each j-th cycle of operation, the ReB ReC; output will be received, which is applied to the first inputs and bits of the adder 22. The product of the j-th bit of the real part obtained in the j-th cycle of operation the second operand and the real part of the coefficient is summed with the value (n-1) of the lower bits of the sum of products obtained in (jO-th device operation cycle, which is supplied from the outputs (h-1) of the lower bits of the register 23 to the second inputs of the bits of the adders 22 from the second in p-i (i.e. with a shift of one bit in the direction of the higher bits (and + 1) of the result of adding from the transfer output of the adder 22 is fed to the first input of the switch 14, and the values of the remaining n bits of the result obtained from the outputs of the adder 22 are written to the register 23. On the second the information input of the switch 14 from the high-order output of the row of register 23 in each operation cycle is supplied the value of the i-th bit of the tracking result obtained by the B (JI) -M operation cycle. The control input of the switch 14 from the first output of the character decoder 13 receives the sign value of the product jirf n (ReBi; XReC). .: If the sign is zero, i.e. the product is positive, then the output switch 14 transmits information from its inputs to the first group of positive inputs of the sequential adder 24 operating in the redundant number system. If the sign of the product is one,

т.е. произведение отрицательно, то выходной коммутатор 14 передает информацию со своих входов на первую группу отрицательных входов сумматор 24. На вторые группы положительных и отрицательных входов сумматора 24 поступают значени произведений модулей мнимых частей второго операнда коэффициента с выходов коммутатора 14 второго блока 16 умножени . Таким образом, на выходе сумматора 24 получаем значени реальной части произведени второго операнда В на коэффициент С согласно выражению (1 Аналогично на выходе сумматора 28 получаем значени мнимой части произведени второго операнда В- на коэффициент . Значени реальной части произведени В;, С с выхода сумматора 24 подаютс на втор:ую г;руппу входов сумматора-вычитател 25 в избыточном коде, старшими разр дами вперед. На первую группу входов сумматора-вычитател 25 с выхода регистра 3 через коммутатор 11 подаетс задержанное значение реальной части первого операнда ReA;i. Коммутатор 11 управл етс значением знака операнда ReA, которое подаетс на управл ющий вход коммутатора 11 с первого выхода регистра 10 знака, со второго выхода которого управл ющий сигнал, соответствующий знаку операнда , подаетс на управл кмдий вход коммутатора 12. В зависимости от значени знаков ReAj и ImAj коммутаторы 11 и 12 подают значени операндов ImAj на положительные или отрицательные входы сумматоров-вычитателей 25 и 29, которые работают в избыточной системе.those. the product is negative, the output switch 14 transmits information from its inputs to the first group of negative inputs of the adder 24. The second groups of positive and negative inputs of the adder 24 receive the products of the modules of imaginary parts of the second coefficient operand from the outputs of the switch 14 of the second multiplication unit 16. Thus, at the output of the adder 24, we obtain the values of the real part of the product of the second operand B by the coefficient C according to the expression (1 Similarly, at the output of the adder 28, we obtain the values of the imaginary part of the product of the second operand B- by the coefficient. 24 are served on the second: th group; the group of inputs of the adder-subtractor 25 in the redundant code, senior bits forward. To the first group of inputs of the adder-subtractor 25, from the output of the register 3, the delayed real value is supplied through the switch 11 The first part of the operand ReA; i. The switch 11 is controlled by the sign value of the operand ReA, which is fed to the control input of the switch 11 from the first output of the register 10 characters, from the second output of which the control signal corresponding to the sign of the operand is fed to the switch control input 12. Depending on the value of the characters ReAj and ImAj, the switches 11 and 12 supply the values of the operands ImAj to the positive or negative inputs of the adders-subtractors 25 and 29, which operate in a redundant system.

Сумматор-вычитатель 25 подает на выходы 26 и 27 устройства значени реальных частей вычисленных ар- i гументов А,. и в соответствии с алгоритмомThe adder-subtractor 25 supplies the outputs of the devices 26 and 27 with the values of the real parts of the calculated arguments A ,. and according to the algorithm

ReA;i ReAi fRe(B;-C,),ReA; i ReAi fRe (B; -C,),

-Re(). -Re ().

Сумматор-вычитатель 29 подает на выходы 30 и 31 устройства значени мнимых частей вычисленных операндов и в соответствии с алгоритмомThe adder-subtractor 29 provides the outputs 30 and 31 of the device with the values of imaginary parts of the calculated operands and in accordance with the algorithm

1тА,н «ImA Im(B4-C)1 tA, n “ImA Im (B4-C)

Iin(Bi;Cx). Iin (Bi; Cx).

Claims

УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее первый и второй регистры, информационные входы которых являются соответственно входами реальной и мнимой частей первого операнда устройства, первый и второй сумматоры-вычитатели, выходы которых являются выходами соответственно реальной и мнимой частей первого и второго операндов устройства, управляющие входы первого и второго регистров, первого и второго сумматоров-вычитателей соединены и являются тактовым входом устройства, входом запуска которого являются установочные входы первого и второго регистров, отличающееся тем, что, с целью упрощения устройства, оно содержит третий и четвертый регистры, первый и второй сумматоры, первый и второй коммутаторы, дешифратор знаков, четыре блока умножения и регистр знака, выходы первого и второго разрядов которого подключены к управляющим входам соответственно первого и второго коммутаторов, выходы которых подключены к первым входам соответственно первого и второго сум маторов-вычитателей, вторые входы которых подключены к выходам соответственно первого и второго сумматоров, . информационные входы первого и второго коммутаторов подключены к информационным выходам соответственно первого и второго регистров, информационные входы третьего, и четвертого регистров являются соответственно входами реальной и мнимой частей коэффициентов устройства, знаковым входом которого является информационный вход регистра знака, (1+2)-й (1=1, 4) выход которого подключен кDEVICE FOR FAST FOURIER TRANSFORM, containing the first and second registers, the information inputs of which are respectively the inputs of the real and imaginary parts of the first operand of the device, the first and second adders-subtracters, the outputs of which are the outputs of the real and imaginary parts of the first and second operands of the device, control inputs the first and second registers, the first and second adders-subtractors are connected and are the clock input of the device, the trigger input of which are the installation inputs s of the first and second registers, characterized in that, in order to simplify the device, it contains the third and fourth registers, the first and second adders, the first and second switches, a character decoder, four multiplication units and a character register, the outputs of the first and second digits of which are connected to the control inputs of the first and second switches, respectively, whose outputs are connected to the first inputs of the first and second sums of subtractors, respectively, the second inputs of which are connected to the outputs of the first and second sums Matorov,. the information inputs of the first and second switches are connected to the information outputs of the first and second registers, respectively, the information inputs of the third and fourth registers are respectively the inputs of the real and imaginary parts of the device coefficients, the sign input of which is the information input of the sign register, (1 + 2) 1 = 1, 4) whose output is connected to

4-му входу дешифратора знака, причем каждый блок умножения содержит сумматор, коммутатор, регистр и элемент И, выход которого подключен к первому входу сумматора, выход переноса которого подключен к первому информационному входу коммутатора, второй информационный вход которого подключен к выходу старшего разряда регист- . ра, выход младших разрядов которого подключен к второму входу сумматора, выход суммы которого подключен к информационному входу регистра, выходы коммутаторов первого и второго блоков умножения подключены соответственно к (/) а первому и второму входам первого сумматора, а выходы коммутаторов третьего и четвертого блоков умножения - соответственно к первому и второму входам второго сумматора, i-й (·»=1, 4) выход дешифратора зна- ка подключен к управляющему входу коммутатора t-го блока умножения, управляющий вход регистра которого соединен с входами синхронизации первого и второго сумматоров и явля— шош ется тактовым входом устройства, а установочный вход регистра 5 -го блока умножения соединен с установочными входами третьего и четвертого регистров и с входом запуска устройства, первые входы элементов И первого и четвертого блоков умножения соединены и являются входом реальной части второго аргумента устройства, входом мнимой части которого являются первые входы элементов И второго и третьего блоков умножения, вторые входы элементов И первого и третьего блоков умножения подключены к информационному выходу третьего регистра , а информационный выход четвертого регистра подключен к вторьм входам элементов И второго и четвертого блоков умножения.The 4th input of the sign decoder, and each multiplication unit contains an adder, a switch, a register, and an I element, the output of which is connected to the first input of the adder, the transfer output of which is connected to the first information input of the switch, the second information input of which is connected to the output of the high-order register . RA, the output of the least significant bits of which is connected to the second input of the adder, the output of the sum of which is connected to the information input of the register, the outputs of the switches of the first and second multiplication units are connected respectively to (/) and the first and second inputs of the first adder, and the outputs of the switches of the third and fourth multiplication units - respectively, to the first and second inputs of the second adder, the ith (· "= 1, 4) sign decoder output is connected to the control input of the switch of the t-th multiplication unit, the control input of which register is connected to The synchronization odes of the first and second adders are the clock input of the device, and the installation input of the register of the 5th multiplication unit is connected to the installation inputs of the third and fourth registers and with the start input of the device, the first inputs of the AND elements of the first and fourth multiplication units are connected and are the input of the real part of the second argument of the device, the input of the imaginary part of which is the first inputs of the elements AND of the second and third blocks of multiplication, the second inputs of the elements And of the first and third blocks of multiplication By connecting the data output of the third register, and data output of the fourth register is connected to inputs of the AND vtorm second and fourth multiplying units.