SU1413625A1 - Series-parallel number-multiplying device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в ЦВМ последовательного действи . Цель изобретени  - расширение функциональных возможностей устройства за счет умножени  в дополнительных кодах. Устройство содержит элементы ИЛИ 1 и И 2 дл  расширени  знакового разр да множимого, поступающего последовательно с входа 7, сдвиговый регистр 3 множимого, выход старшего разр да которого инвертируетс  на элементе НЕ А, и с его выхода подаетс  на соответствующие входы элементов .- И 5 дл  получени  в каждом такте логив ческих произведений разр дов множимого с фиксированными разр дами множител , поступающими с регистра 6. Старший разр д множител  подаетс  на первый вход элемента И 10, который совместно с элементом НЕ 4 служит дл  коррекции результата на величину дополнительного кода множимого, В каждом такте работы устройства на выходах блока элементов И 5 присутствуют единицы веса, равного весу определ емого в очередном такте разр да произведени , параллельный счетчик 9 подсчитывает количество этих единиц в двоичном коде, который суммируетс  в накапливающем сумматоре 11 с соответствующим кодом количества единиц, накопившихс  в предыдущих тактах. На вход переноса сумматора на т-м такте по сигналу с входа 13 при отрицательных множител х подаетс  единица млад- шего разр да множимого. Сигнал с- входа 8 управлени  расшир ет знаковый разр д. Таким образом, в казадом такте работы устройства с выхода младшего разр да сумматора на выход 12 поступает скорректированный результат, равный произведению сомножителей в дополнительном коде. 1 иЛс т С (О ПThe invention relates to computing and can be used in a sequential digital computer. The purpose of the invention is to expand the functionality of the device by multiplying in additional codes. The device contains OR 1 and AND 2 elements for expanding the sign multiplier of the multiplicative input sequentially from input 7, the shift register 3 of the multiplicand, the output of the higher discharge of which is inverted on the HE element, and from its output is fed to the corresponding inputs of the elements. AND 5 for obtaining in each clock cycle of logistic works, multiplicative bits with fixed multipliers of the multiplier coming from register 6. The leading multiplier of the multiplier is fed to the first input of the AND 10 element, which together with the HE 4 element serves to correct and the result for the value of the additional code of the multiplicand. At each operation cycle of the device, at the outputs of the block of elements And 5 there are units of weight equal to the weight of the discharge of the product determined in the next cycle; parallel counter 9 counts the number of these units in binary code, which is summed up in the accumulating adder 11 with the corresponding code of the number of units accumulated in the previous bars. At the transfer input of the adder, on the mth clock cycle, the signal from input 13 with negative multipliers is supplied with the unit of the lower order multiplicand. The c-input signal 8 of the control expands the sign bit. Thus, in a casad, the device operation cycle from the low-order output of the adder to output 12 receives the corrected result equal to the product of factors in the additional code. 1 ILS T C (S P

Description

11А11A

Изобретение относитс  к вычисли тельной технике и может быть использовано в устройствах ЦВМ последовательного действи .The invention relates to a computational technique and can be used in sequential digital computer devices.

Целью изобретени   вл етс  расширение функциональных возможностей за счет возможности умножени  в допол нительных кодах.The aim of the invention is the extension of functionality due to the possibility of multiplication in additional codes.

На чертеже приведена структурна  схема предложенного устройства.The drawing shows a block diagram of the proposed device.

Устройство содержит элемент ИЛИ 1j элемент И 2 (необходимые дл  расширени  знака множимого) сдвиговый ре- 1ГИСТР 3 множимого (предназначенный ДЛЯ хранени  и сдвига множимого)э зле мент НЕ 4 (необходимый дл  коррекции результата на величину обратного кода множимого при отрицательных множител х ) , группу элементов И 5; регистр 6 множител , последовательный вход 7 множимого, вход 8 управлени  расширением знака5 параллельньй счетчик 9 (дл  подсчета суммы единиц с secoM, соответствующим номеру такта умножени ) ,, элемент И 10 (дл  прибавлени  единицы младлего ра зр да множимого при отрицательных множител х), накапливающий сумматор 11 (дл  накоплени  результата произведени ) по- следовательньй выход 12 результата ( вл ющийс  выходог разр да сумматора), вход 13 управлени  прибавлением единщы младшего разр да множимого Выходы регистров 3,6 соеди нены с соответствующими входами элементов И 5, причем старший разр д регистра 3 соединен через элемент НЕ 4, младший разр д регистра 3 дополнительно соединен с первым входом элемента И 2, второй вход которого соединен с входом 8, Выход элемента И 2 соединен с входом элемента ИЛИ 1, другой вход которого соединен с входом 7, а выход соединен с входом регистра 3. Старший (знаковьй) выход регистра 6 соединен с первым входом элемента И 10, второй вход которого соединен с входом 13, а выход - с входом переноса сумматора 11, Выходы элементов И 5 соединены с соответству ющими вхоц,ами параллельного счетчика 9, выходы которого соединены .со входами накапливающего сумматора 11, выход младшего разр да которого  вл етс  выходом 12 результата устройства .The device contains the element OR 1j the element AND 2 (necessary for expanding the sign of the multiplicand) the shift register of the multiplicand 3 (intended for storing and shifting the multiplicand) the element HE 4 (necessary for correcting the result by the return code of the multiplicand with negative multipliers), a group of elements And 5; multiplier register 6, multiplicative serial input 7, character expansion control input 8 parallel counter 9 (for calculating the sum of units with secoM corresponding to the multiplication cycle number), element 10 (to add a multiplier for negative multipliers), accumulative adder 11 (to accumulate the result of the product) the sequential output 12 of the result (being the output of the discharge of the adder), input 13 controls the addition of a single low-order multiplicative. The outputs of the registers 3.6 are connected to the corresponding the inputs of the elements And 5, and the high bit of the register 3 is connected through the element NOT 4, the low bit of the register 3 is additionally connected to the first input of the element AND 2, the second input of which is connected to the input 8, the output of the element AND 2 is connected to the input of the element OR 1 whose other input is connected to input 7, and the output is connected to the input of register 3. The senior (sign) output of register 6 is connected to the first input of an AND 10 element, the second input of which is connected to input 13, and the output to the transfer input of the adder 11, Outputs elements of And 5 are connected with the corresponding input, A parallel counter 9, the outputs of which are connected to the inputs of accumulating adder 11, the output of which the lower order bit is output 12 of the device.

Устройство работает шедующим об- р.азом.The device operates as a heading.

3625236252

Перед выполнением операции умножени  производитс  обнуление регистра 3 и накапливающего сумматора 11, а в регистр 6 загружаетс  множитель. При выполнении операции на вход регистра 3 в первые т-1 тактов работы поступает последовательный код множимого , а в такты с т-го по (2т+1)-й 0 знаковый разр д, эти разр ды последовательно проход т через все т+1 разр дов регистра 3 и все элементы И 5, на других входах которых присутствуют фиксированные разр ды множите5 л , при этом разр ды множимого, проход  через т-й разр д регистра 3, инвертируютс  на элементе НЕ 4 и участ вуют в коррекции результата, если множитель .Before performing the multiplication operation, the register 3 and the accumulating adder 11 are zeroed out, and the multiplier is loaded into the register 6. When performing the operation, the input of register 3 in the first m-1 clock cycles receives the sequential code of the multiplicand, and in the cycles from t-th to (2m + 1) -th 0 sign bit, these bits sequentially pass through all m + 1 register bits 3 and all elements of AND 5, on the other inputs of which there are fixed bits multiplying 5 l, while the bits of multiplicable, the passage through the m-th bit of register 3, are inverted on the element HE 4 and participate in the correction result, multiplier

0 Таким образом, на выходах элементов И 5 присутствуют все возможные в каждом такте произведени  отдельных бит сомножителей, имеющие вес, определ емьпЧ номером такта. Параллель5 ньй счетчик 9 подсчитывает количество единиц определенного веса. Накапливающий сумматор 11- формирует на выходе 12 очередной разр д произведени , суммиру  переносы получившиес 0 Thus, at the outputs of the And 5 elements there are all possible at each step the product of individual bits of factors, having a weight, determined by the number of the tick. Parallel5 counter 9 counts the number of units of a certain weight. The accumulating adder 11- forms, at the output 12, the next discharge of the product, the sum total of the carry

Claims (1)

30 при сложении единиц меньшего веса с суммой единиц веса, соответствующего данному такту, при этом на выходе младглего разр да сумматора 11 присутствует очередной разр д результата , а остальные разр да1, представл ющие двоичный код количества единиц большего веса, запоминаютс  и участвуют в формировании произведени  в следующих тактах до (2т+1)-го такта. На вход переноса сумматора 11 в т-м такте в случае отрицательного множител  подаетс  единица младшего разр да множимого, необходима  дл  коррекции на велргчину дополнительного кода от изображени  множител . Дл  ум5 ножени  двух (т+1)-разр дных чисел необходимо 2т+1 тактов работы устройства . Формула изобретени 30 when adding units of smaller weight with the sum of units of weight corresponding to the given cycle, the next digit of the result is present at the output of the lower bit of the adder 11, and the remaining bits 1 representing the binary code of the number of units of greater weight are remembered and participate in the formation of the product in the following cycles to (2m + 1) -th cycle. At the transfer input of the adder 11, in the mth cycle, in the case of a negative multiplier, a unit of the lower order multiplier is supplied, which is necessary for correcting the additional code from the multiplier image for the advance factor. For clearing two (t + 1) digit numbers, 2t + 1 device operation cycles are required. Invention Formula 5five 4040 Последовательно-параллельное устройство дл  умножени  чисел, содержащее регистр множител , сдвиговый регистр, группу элементов И, параллельньй счетчик, накапливающий сумматор , причем выходы разр дов регистра множител  и сдвигового регистра множимого с нулевого по (т-1) (т+1).- число разр дов операндов) соединены с входами соответствующих элементовA serial-parallel device for multiplying numbers containing a multiplier register, shift register, a group of elements AND, a parallel counter accumulating an adder, with the outputs of the bits of the multiplier register and the shift register of a multiplier from zero to (t -1) (t + 1) .- the number of bits of the operands is connected to the inputs of the corresponding elements 3u.3u. и группы, выход m-ro разр да регистра множител  соединен с первым входом т-го элемента И группы, выходы элементов И группы соединены с входами параллельного счетчика, выходы которого соединены с входами накапливающего сумматора, выход младшего разр да которого  вл етс  выходом результата устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет возможности умножени  в дополнительном коде, оно содержит элементы И, ИЛИ, HEj причем первьй вход первого элемента И соединен с выходом нулевого разр да сдвигового регистра множимого, второй вход первогоand groups, the output of the m-ro bit of the register of the multiplier is connected to the first input of the t-th element of the AND group, the outputs of the elements of the AND group are connected to the inputs of a parallel counter, the outputs of which are connected to the inputs of the accumulating adder, the output of the least significant bit of the device , characterized in that, in order to extend the functionality due to the possibility of multiplication in the additional code, it contains the elements AND, OR, HEj and the first input of the first element AND is connected to the output of the zero bit of the shifts th multiplicand register, the second input of the first 2 j2 j элемента И соединен с входом управлени  расширением знака устройства, Bbt- ход первого элемента И соединен с первым входом элемента ИЛИ, второй . вход которого соединен с входом множимого устройства, а выход соединен с входом сдвигового регистра множимого , выход т-го разр да которого соединен через элемент НЕ с вторым вхо-. дом т-го элемента И группы, первый вход которого соединен с первым входом элемента И, второй вход которого соединен с входом управлени  прибавлением единицы младшего разр да множимого устройства, а выход соединен с входом переноса накапливающего сумматора.element AND is connected to the control input of the extension of the device's sign, Bbt is the stroke of the first element AND is connected to the first input of the element OR, the second. the input of which is connected to the input of the multiplicand device, and the output is connected to the input of the shift register of the multiplicand, the output of the m-th bit of which is connected through the element NOT to the second input. the house of the t-th element AND of the group, the first input of which is connected to the first input of the element I, the second input of which is connected to the control input of adding a low-order multiplicable device, and the output connected to the transfer input of the accumulating adder.