формировани йулевого номера цикла реверсивного счётчика циклов, а выход - с выходом окончани работы устройства, выходы первого и третьего элементов ИЛИ блока управлени соединены соответственно со счетным входом реверсивного счетчика тактов и управл ющим входом сдвига регистра множимого, выходы старших разр дов регистров множимого и множител соединены с инфо1 1ационными входами табличного узла перемножени старших разр дов, выходы произведени и переноса которого соединены соответственно с информационными входами первого и второго разр дов буферного
регистра, выходы первого и второго разр дов буферного регистра соединены соответственно с первыми информационньми входами первого и второго разр дов сумматора, вторые информационные входы первого и второго разр дов которого соединены соответственно с выходами первого и второго разр дов регистра частичных произведений , информационные входы первого, второго и третьего разр дов которого соединены соответственно с выхрдами первого, второго и третьего разр дов сумматора, выход старшего разр да регистра множимого соединен с входом младшего разр да регистра множимого.
Изобретение относитс к вычислительной технике и может бь1Ть использовано при построении арифметических устройств ЦВМ последовательного действи , Известнь устройства дл умножени чисел последовательного действи в позиционной двоичной системе счис лени , которые содержат регистр множимого, регистр множител , сумматор СП Наиболееблизким по тезд1ической сущности к изобретению вл етс устройство дл умножении чисел последовательного действи в поэицион ной h-ичной (г72 ) системе счислени содержащее регистры множимого и мно жител , регистр произведени , сумма тор, блок управлвЕйи , счетчики такт и циклов Недостатком известного устройств вл етс невысокое быстродействие, обусловленное применением последова тельного сумматора, осувцеетвл ющего суммирование п-разр дных чисел. Йелью изобретени вл етс повыш ш1ие быстродействи устройства дл умножени последовательного действи . Поставленна цель достигаетс тем, что в.устройство дл умножени последовательного действи содержащее регистр гшожимого, регистр множител , регистр частичшх произведений , сумматор,реверсивный счетчик циклов, реверсивный счетчик тактов и блок управлени , введены буферный регистр и табличный узел перемножени старших разр дов, а блок управлени содержит три элемента ИЛИ, четьфе элемента И и четьфе элемента задержки, причем вход запуска устройства соединен со счетным входом реверсивного счетчика циклов, первым входом первого элемента ИЛИ блока управлени и первым входом второго элемента ИЛИ блока управлени , выход которого соединен с входами управлени чтением регистра множимого и регистра множител и входом первого элемента задержки блока управлени , выход которого соединен с управл ющим входом чтени буферного регистра, управл ющим входом чтени регистра частичных произведений и с входом второго элемента задержки блока управлени , выход которого соединен с первыми входами первого и второго элементов И блока управлени , вторые входа которых соединены соответственно с выходами формировани ненулевого и нулевого номеров тактов реверсивного счетчика тактов, выход первого элемента И блока управлени соединен с первым входом третьего элемента ИЛИ блока управлени , первым управл к цим входом сдвига регистра частичтапс произведений , шсформационным входом реверсивного счетчика тактов и входом третьего элемента задержки блока управлени , выход которого соединен с вторым входом второго элемента ИЛИ блока управлени , третий вход которого соединен с выходом четвертого элемента задержки блока управлени , вход которого соединен с вто рыми входами первого и третьего элементов ИЛИ блока управлени , управл ющим входом сдвига регистра множител , вторым управл кицим входом сдвига регистра частичных произ ведений, информационным входом, реверсивного счетчика циклов и выходом третьего элемента И блока управлени , первьй вход которого соед нен с выходом формировани ненулевого номера цикла реверсивного счетчик циклов, а второй вход - с выходом вторЬго элемента И и первым входом четвертого элемента И блока управле ни , второй вход которого соединен с выходом формировани нулевого иомера цикла реверсивного счетчика циклов, а вйход - с выходом окончани работы устройства, выходы перво го и третьего элементов ИЛИ блока управлени соединены соответственно со счетным входом реверсивного счетчика тактов и управл ющим входом сдвига регистра множимого, выходы старших разр дов регистров множимог и множител соединены с информационными входами табличного узла перемножени ртарших разр дов, выходы произведени и переноса которого соединены соответственно с информационными входами первого и второго разр дов буферного регистра, выходы первого и второго разр дов буферного регистра соединены соответственно с первыми информационными входами первого и второго разр дов сумматора вторые информационные входы первого и второго разр дов которого соединены соответственно с выходами первого и второго разр дов регистра частичных произведений, информационные входы первого, второго и третьего разр дов которого соединены соответственно с выходами первого, втор го и третьего разр дов сумматора, выход старшего разр да регистра множимого соединен с входом младшег разр да регистра множимого. На фиг. 1 показана структурна схема устройства дл умножени посл довательного действи ; на фиг. 2 функциональна схема блока управлени устройства дл умножени . Устройство дл умножени последовательного действи содержит регистр 1 множител , регистр 2 множимого, блок 3 управлени , табличньй узел 4 перемножени старших разр дов, буферный регистр 5, трехразр дный сумматор 6, регистр 7 частичных произведений , реверсивный счетчик 8 тактов, реверсивный счетчик 9 циклов, каналы 10 и 1I, соедин ющие первый выход блока 3 управлени с входами управлени чтением регистров множимого 2 и множител 1, каналы 12 и 13, соедин ющие второй выход блока 3 управлени с входами управлени чтением регистров 5 и частичных произведений 7, канал 14, соедин клций третий выход блока 3 управлени с входом Управлени сдвигом регистра 2 мн&жимого , каналы 15 и 16, соедин ющие четвертый выход блока 3 управлени соответственно с первым управл ющим входом сдвига регистра 7 частичных произведений и информационным входом реверсивного счетчика 8 так- тов, каналы 17 - 19, соедин ющие п тый выход блока 3 управлени соответственно с входом управлени сдвигом регистра 1 множител , с информационным входом реверсивного счетчика 9 циклов, с вторым управл ющим входом сдвига регистра 7 частичных произведений, канал 2:0, соедин ющий шестой выход блока 3 управлени со счетным входом реверсивного счетчика 9 циклов, канал 21, соедин ющий. седьмой выход блока 3 управлени со счетным входом реверсивного счетчика 8 тактов, каналы 22 и 23, соедин ющие выходы формировани ненулевого и нулевого номеров тактов реверсивного счетчика 8 тактов с первым и вторьм входами блока 3 управлени соответственно, каналы 24 и 25, соедин ющие выходы формировани ненулевого и нулевого номеров циклов реверсивного счетчика 9 циклов с третьим и четвертым входами блока 3 управлени соответственно, каналы 26 и 27, соедин ющие выходы старших разр дов регистров множител 1 и множимого 2 соответственно с первьи и вторым информационными входами табличного узла 4 перемножени Старших разр дов соответственно, канал 28, соедин ющий выход старшего разр да регистра 2 множимого с входом младшего разр да регистра 2 множимого , каналы 29 и 30, соедин ющие вьуходы произведени и переноса табличного узла 4 перемножени старших разр дов соответстзенно с информационньми входами .первого и второго разр дов буферного регистра 5, каналы 31, соедин ющие информационные выходы первого и второго разр дов буферного регистра 5 соответственно с первыми информационными входами первого и второго разр дов трехраэр дного сумматора 6, каналы 32, соедин ющие информационные выходы первого и второго разр да регистра 7 частичных произведений соответственно с вторыми информационнь1ми входа ми первого и второго разр дов трехразр дного сумматора .6, каналы 33, соедин ющие информационные выходы первого, второго, тртьего разр дов трехразр дного сумматора с информационными входами первого, второго, третьего разр дрв регистра 7 частичных произведени соответственно, входной канал 34, соедин ющий вход запуска устройства с п тым входам блока управлени , выходной канал 35 окончани работы устройства. Блок управлени (фиг. 21 содержит элементы ИЛИ 36 - 38, .элементы И 3942 , элементы 43-46 задержки. Табличный узел перемножени старших разр дов множител и множимого может быть построен по схеме, реализуемой на стандартных элементах, таких как дешифраторы и шифраторы. Регистры I и 2 имеют п г-ичных разр дов, регистр 5 - два г-ичных разр да, сумматор 6 - три разр да в избыточной (г,к 1 системе счислени регистр 7 - .(Зп -2 ) к-ичнЫх разр дов Счетчик 8 тактов содержит 0( (л-1)Г двоичных раар щов. Счетчик 9 циклов также содер жит 5 о(, (п--1) двоичных разр дов. Работа устройства дл умножени нач 1наетс с момента поступлени управл ющего сигнала по каналу 34 устройства, который может быть сфор мирован в. центральним устройстве уп равлени арифметического устройства в котором пр1шен етс в качестве отдельного ф ункционального блока дагное устройство. Управл ющий сигн приход щий по входноиу каналу 34, запускает в работу блок 3 управлени Блок 3 управлени формирует сигналы поступающие по каналам 21 и 20 на входы счетчика 8 тактов и счетчика .9 циклов. Под действием этих сигналов в счетчик 9 циклов и счетчик 8 тактов заноситс число -1. Операци умножени двух п-разр дных г-ичных чисел состой из пциклов (от П--1 до 0). В каждом очередном цикле множимое умножаетс на соответствующ й i-й (i rt, , n-2,...,2,1) разр д множител . Цикл состоит из п тактов (от п-1 до 1). В. каждом очередном такте {.-и ( , п-12,1) разр д множител умножаетс на j-й (j h, -n-l,..., 2,П разр д множимого. Очередной такт выполнени операции умножени начинаетс с формировани блоком 3 управлени сигналов, поступающих по каналам 10 и 11 на входы управлени чтением регистров множимого 2 и множител 1. Под действием этих сигналов старшие разр ды регистров 1 и 2 подаютс по каналам 26 и 27 на входы табличного уэла 4 перемножени старших разр дов, где и осуществл етс умножение, цифр этих разр дов в . г -ичной системе счислени . Результат умножени , представл ющий собой цифру произведени и цифру переноса, по каналам 29 и 30 соответственно переписьшаетс в первый и второй разр ды буферного регистра 5. Далее под действием . управл ющих сигналов, приход щих с блока 3 управлени по каналам 12 и 13, осуществл етс суммирование кодов буферного регистра 5 и регистра 7 частичных произведений иа сумматоре 6. Коды регистров 5 и 7 поступает на сумматор 6 соответственно по каналам 31 и 32. Результат суммировани по каналу 33 переписываетс в регистр 7. Сумматор 6 осуществл ет суммирование кодов в избыточной (г ,к) системе счислени . При выполнении тактов с номерами от п-1 до 1, т.е. когда значение счетчика 8 тактов не равн етс нулю, по каналу 22 из счетчика тактов на первый вход блока 3 управлени поступает сигнал, в ответ на который в блоке 3 управлени вырабатываютс сигналы, поступающие по каналам 416 соответственно на сдвиговые входы регистра 2 множимого и регистра 7 частичных произведений, а также на информационный вход счетчика 8 тактов . Под действием этих сигналов в регистре 2 множимого осуществл етс 71 циклический сдвиг влево на один разр д , в регистре частичных произведений - сдвиг влево на один разр д, а значение счетчика 8 тактов уменьшает с на единицу. На этом выпблнекие очередного такта операции умножени заканчиваетс . Устройство умножени переходит к вьтолнению следующего такта работы. При вьтолнении такта с номером ноль выполн етс последний такт очередного j-го цикла (, п-1,.. 1,0). Дальнейша работа устройства зависит от текущего значени счетчика 9 циклов. При выполнении циклов с номерами от п-1 до 1, т.е. когда значение счетчика 9 циклов не равн етс нулю, по каналу 23 из счетчика тактов поступает сигнал, свидетельст вующий о нулевом значении счетчика 8 тактов, а по каналу 24 из счетчика циклов в блок 3 управлени поступает сигнал, свидетельствующий о ненулевом значении счетчика 9 циклов. В результате сочетани этих сигналов в блоке 3 управлени вырабатываютс сигналы, поступающие по каналам 1Д, 17, 18,19, 21 соответственно на регистр 2 множимого, регистр 1 множител , счетчик 9 циклов, регистр 7 частичных произведений, счетчик 8 тактов. Под действием этих сигналов происходит циклический сдвиг влево в регистре 2 множимого, сдвиг влево на один разр д регистра 1 множител , уменьшение на единицу значени счетчика 9 циклов, сдвиг вправо на п-2 разр да регистра 7 частичных произведений, занесение числа h-l в счетчик 8 тактов. Завершаетс очередной цикл работы устройства умножени и осуществл етс переход к следующему за данным циклу работы устройства умножени . При вьтолнении нулевого, такта нулевого цикла работа устройства умножейи заканчиваетс . При этом по ,каналу 23 из счетчика тактов и по каналу 25 из счетчика циклов в блок 1 3 управлени поступают сигналы, в результате сочетани которых блок .. управлени по каналу 35 выдает сигнал окончани работы устройства умножени . Результат умножени , представленный в избь точной ( г, 1 ) системе счислени , находитс в регистре 7 частичных произведений. Экономический эффект от использовани предлагаемого устройства состоит в построении последовательного устройства умножени в г-ичной системе счислени таким образом, что вместе последовательного сумматора п-разр дных чисел используетс трехразр дный параллельный сумматор в позиционной избыточной (г, ft) системе счислени . Экономический эффект может быть оценен следующим образом. Врем выполнени умножени 1,, при условии, что цифры от О до г -1 в каждом разр де равноверо тны, в известном устройстве равно Чм«., где 5 врем суммировани последо-вательным сумматором п-разр дных чисел; врем сдвига на один разр д регистра множител и регистра произведени . Так как t nt , где i+ - врем суммировани одного разр да сумматора , MKi - / n c/Врем выполнени умножени .i в предлагае ом устройстве равно .с)/Чмн .1 .j s«H.r )/ ) Таким образом, при предлагаемое устройство по быстродействию почти, в 4 раза превьппает известное устройство.
П575Л1
01IZ.Z