SU1083194A1 - Устройство дл отладки программ - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ, содержащее регистр исполнительного адреса, регистр адреса -) команд, блок буферных регистров, распределитель, счетчик, тригГер три элемента И, первый элемент ИЛИ и элемент задержки, причем выход, : регистра исполнительного адреса соединен с первым входом первого элемента И,.выход которого соединен с входом регистра адреса команд, выход последнего соединен с информационным входом блока буферных регист- ров, входы команд условного и безусловного переходов признака устройства соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первьлм входом второго элемента И и через элемент задержки с вторым входом первого элемента И,-выход втброг6 элемента И соединен с управл ющим входом записи блока буферных регистipOB и счетными входами счетчика и , распределител , выходы которого соединены с адресными входами блока буферных регистров, выходы которого  вл ютс  информационными выходами устройства, выход счетчика и первый управл ющий вход режима работы устройства соединены соответственно с первым и вторым входами третьего элемента И, выход которого соединен с нулевым входом триггера и  вл етс  первым выходом прерывани  устройства , выход триггера соединен с вторым входом второго элемента И, отличающеес  тем, что, с целью повышени  производительности, в него введены регистр начального адреса, схема сравнени , два элемента И и второй элемент ИЛИ, причем информационный вход устройства соединен с входом регистра начального адреса (Л и информационным входом счетчика, выход регистра начального гщреса сое динен с первым входом схемы сравнени , выход регистра адреса команд соединен с вторым входом схемы сравнени , выход которой соединен с первыми входами четвертого и п того элементов И, первый и второй управл ющие входы режима работы устройст00 00 ва соединены с вторыми входами четг вертого и п того элементов И соответственно , выход четвертого элемента И соединен с первым входом второ го элемента ИЛИ, выход которого соединен с единичном входом триггера, управл ющий вход трассировки прогрги мы устройства соединен с вторым йходом второго элемента ИЛИ, выход п того элемента И  вл етс  вторьм выходом прерывани  устройства.

Description

Изобретение относитс  к вьгаислительной технике и может быть использовано в устройствах управлени  СЦВМ лл  обеспечени  отладки программ.

Известно устройство дл  отладки программ, содержащее регистр первого перехода, регистр второго перехода, схему сравнени , счетчик команд, дешифратор , блок операций, первый, второй и третий переключатели, регистр команд, первый, второй и третий триггеры , а также первый и второй элементы задержки Cl.

Однако данное устройство не позвол ет отлаживать программы, работгиощие в реальном масц1табе времени, так как дл  контрол  хода выполнени  программы производитс  останов, что приводит к потере входной инфОЕЯиации и искажению обрабатываемой информации.

Наиболее близким к предлагаемому  вл етс  устройство дл  управлени  пам тью, содержащее регистр адреса команд, блок буферных регистров, распределитель, счетчик, триггер, три элемента И, элемент ИЛИ, элемент задержки, регистр исполнительного адреса, выход которого через первый элемент И соединен с входом регистра адреса команд, выход которого соединен с входом блока буферных регистров , элемент ИЛИ, входы которого соединены с входами устройства, а выход через элемент задержки - с входом первого элемента И, распределитель, два элемента И, счетчик и триггер, причем выходы элемента ИЛИ и триггера соединены через второй элемент И с входами счетчика, блока буферных регистров и распределител , выходы которого соединены с группой входов блока буферных регистров, выходы которого соединены с группой устройства , выход счетчика и управл ющий вход устройства соединены через третий элемент И с первым входом триггера , второй вход ко.торого соединен с входом установки устройства С2.

Недостатком известного устройства  вл етс  отсутствие возможности формировани  сигнала прерывани  в любой заданной точке программы, а также фиксации начальной точки (адреса) включени  режима контрол  (трассировки ) за ходом выполнени  программы. Кроме того, в таком устройстве отсутствует возможность оперативного изменени  количества команд переходов , после выполнени  котоЕ«4х вырабатываетс  сигнал прерывани . Все это уменьшает производительность операторов, ведущих отладку программ

Цель изобретейи  - повышение производительности при отлещке программ

Поставленна  цель достигаетс  тем, что в устройство дл  отладки nporpaNW, содержащее регистр исполнительного адреса, регистр адреса команд , блок буферных регистров, распределитель , счетчик, триггер, три элемента И, первый элемент ИЛИ и Элемент задержки, причем выход регистра исполнительного адреса соеди5 иен с первым входом первого элемента И, выход которого соединен с входом регистра адреса команд, выход последнего соединен с информационным , входом блока буферных регистров,

0 входы команд условного и безусловного переходов признака устройства соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым

5 входом второго элемента И и через элемент задержки с вторым входом первого элемента И, вькод второго элемента И соединен с управл ющим входом записи блока буферных регистQ ров и счетньами входами счетчика и распределител , выходы которого соединены с адресными входами блока буферных регистров, выходы которого  вл ютс  информационньдми выходами устройства, выход счетчика и первый управл ющий вход режима работы устройства соединены соответственно с первым и вторым входами третьего элемента И, выход которого соединен с нулевым входом триггера и  вл ет0 с  первым выходом прерывани  устройства , выход триггера соединен с вторьлл входом второго элемента И, введены регистр начального адреса, схема сравнени , два элемента И и второй

5 элемент ИЛИ, причем информационный вход устройства соединен с входом регистра начального адреса и информационным входом счетчика, выход регистра начального адреса соединен с

Q первым входом схемы сравнени , выход регистра адреса команд соединен с Вторым входом схемы сравнени , выход которой соединен с первыми входами четвертого и п того элементов И, первый и«второй управл ющие входы режима работы устройства соединены с вторыми входами четвертого и п того элементов И соответственно, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, вы0 ход которого соединен с единичным входом триггера, управл квдий вход трассировки программы устройства соединен с вторым входом второго элемента ИЛИ, выход п того элемента И  вл 5 етс  вторам выходом прерывани  устройства .

На чертеже приведена блок-схема предлагаемого устройства.

Устройство содержит регистр 1 исполнительного адреса, первый элемент и 2, регистр 3 адреса команд, блок 4 буферных регистров, схему 5 сравнени , регистр б начального адреса, счетчик 7, распределитель 8, второй эле5 мент И 9j триггер 10, первый элемент ИЛИ 11, элемент 12 задержки, п тый и четвертый элементы И 13 и 14, второй элемент ИЛИ 15, третий элемент И 16, информационный вход И 17, входы 18 н 19 признаков команд условного и безусловного переходов, первый управл ющий вход 20 режима работы устройства, управл ющий вход 21 трас сировки программы, второй управл ю-щий вход 22 режима работы устройст ва , первый выход 23 прерывани  устройства , информационный выход 24 и второй выход 25 прерывани  устройства Выход регистра 1 исполнительного адреса соединен через первый элемент И 2 с входом регистра 3 адреса коман выход которого подключен к входу бло ка 4 буферных регистров и входу схемы 5 сравнени , второй .вход которой соединен с выходом регистра б началь ного адреса, вход которого подключен к входу счетчика 7, второй вход кото рого соединен с входом блока 4 буфер ных регистров, входом распределител  8 и выходом второго элемента И 9, первый вход которого соединен с выхо дом триггера 10, а второй - с выходо первого элемента ИЛИ 11 и через элемент 12 задержки с вторым входом пер вого элемента И 2. Выход схемы 5 сра нени  соединен с входом п того элеме та И 13 и через четвертый элемент И 14 с входом второго элемента ИЛИ .1 выход которого соединен с входом три гера 10. Второй вход триггера 10 сое динен с выходом третьего элемента И 16, входы которого соответственно соединены с вторым входом четвертого элемента И 1-4 к выходом счетчика 7, группа входов блока 4 буферных регистров соединена с группой выходов распределител  8. , Входы 17-22 служат дл  приема управл ющих сигналов, а выходы 23-25 .дл  их выдачи. Устройство работает следующим образом .. Режим работы устройства определ етс  подачей управл ющего сигнала на вход 22 (режим 1) или вход 20 (режим 2). В режиме 1 устройство обеспечивает формирование сигнала прерывани  в любой заданной точке программы . Дл  этого адрес команды, после вьшолнени  которой необходимо произвести прерывание, записываетс  по входной шине 17 в регистр начального адреса . Адрес выполн емой команды находитс  на регистре 3 адреса команд , с выхода которого адрес поступает на первый вход схемы 5 сравнени , на второй вход которой подаетс  содержимое регистра 6 начального ад .. При равенстве содержимого регистров 3 и 6 схемой 5 сравнени  выграбатываетс  сигнал, который проходи через элемент И 13 на выход 25 устройства и далее на схему прерывани  СЦВМ. Вызванна  программа производит фиксирование состо ни  процессора в оперативной пам ти СЦВМ, что позвол ет программисту анализировать и контролировать ход выч слений. В режиме 2 устройство обеспечивает формирование сигнала прерывани  при выполнении заданного количества команд условных и безусловных переходов . В этом случае при выполнении команды условного или безусловного п -1-1ехода на вход 18 или 19 устройства поступает сигнал перехода, который проходит через элемент ИЛИ 11 и поступает на ёходы элемента 12 задержки и элемента И 9. На второй вход этого элемента подаетс  единичный сигнал с выхода триггера 10, установка в единичное состо ние которого производитс  двум  способами в зависимости от режима трассировки. При трассировке заданного участка программы начальный адрес этого участка записываетс  в регистр б по входной шине 17. Адрес выполн емой команды, как и в режиме 1, находитс  на регистре 3. При равенстве содержимого регистров 3 и 6 схемой 5 сравнени  вырабатываетс  сигнал, который проходит через элементы И 14 и ИЛИ 15, устанавлива  триггер 10 в единичное состо ние. При трассировке программы сигнал с входа 21 устройства через элемент ИЛИ 15 поступает на вход триггера 10 и устанавливает его в единичное состо ние . Количество команд переходов, после выполнени  которых необходимо произвести прерывание, записываетс  в дополнительном коде в счетчик 7 по входной шине 17. При наличии единичного сигнала на входе элемента И 9 сигнал перехода с выхода этого элемента производит . запуск распределител  8, осуществл ет прибавление 1 к счетчику 7 и пере писывает содержимое регистра 3 на первый регистр блока 4. Сигнал с выхода элемента 12, задержанный на врем , необходимое дл  занесени  регистра 3 на регистр блока 4, осуществл ет перепись содержимого регистра 1 на регистр 3. Распределитель 8 вырабатывает управл пощие импульсы , котор ле разрешают перепись информации с одного регистра на другой и т.д. Работа распределител  завершаетс  за врем  выполнени  одной команды перехода. Содержимое регистров блока 4 выводитс  дл  переписи в основную оперативную пам ть по выходной шине 24. Счетчик считает количество выполненных команд переходов и выдает сигнал переполнени  при выполнении заданного количества команд. Сигнал переполнени  проходит через элемент И 16, поступает на вход триггера 10 и устанавливает его в нулевое состо ние. Этот же сигнал с выхода 23 устройства подаетс  на схему прерывани  СЦВМ. Нулевой сигнал с триггера 10 поступает на вход элемента И 9 и блоки рует поступление сигнала перехода на входы регистра блока 4, распределител  8 и счетчика 7. Блокировка обес печивает сохранение содержимого регистров 3 блока до их переписи в основную пам ть. После переписи содержимого этих регистров в пам ть устройство подготавливаетс  к следукмцему циклу (устанойка в единичное сбсто ние триггера 10J аналогично указанному выше.

о/ Таким образсм, изобретение позвол ет .ускорить отладку программ, работаивдих в системах реального времени , так как при отладке в реальных услови х есть возможность контролировать ход вычислений без останова программы,задава  прерывание в любой ее точке.Трассировка только заданного участка программы и оперативное его изменение (например с пульта управлени  СЦВМ) позвол ют сэкономить врем  на организацию прерываний и их обработку, что очень важно дл  систем реального времени. В этом же направлении необходимо рассматривать возможность оперативного изменени  количества выполненных команд переходов,после выполнени  которых вырабатываетс  сигнал прерывани .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ, содержащее регистр исполнительного адреса, регистр адреса / команд, блок буферных регистров, распределитель, счетчик, триггер, три элемента И, первый элемент ИЛИ и элемент задержки, причем выход, регистра исполнительного адреса соединен с первым входом первого элемента И, выход которого соединен с входом регистра адреса команд, выход последнего соединен с информационным входом блока буферных регист-’ ров, входы команд условного и безусловного переходов признака устройства соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым входом второго элемента И и через элемент задержки с вторым входом первого элемента И, выход второго элемента И соединен с управляющим входом записи блока буферных регист.ров и счетными входами счетчика и' распределителя, выходы которого соединены с адресными входами блока буферных регистров, выходы которого являются информационными выходами устройства, выход счетчика и первый управляющий вход режима работы устройства соединены соответственно с первым и вторым входами третьего элемента И, выход которого соединен с нулевым входом триггера и является первым выходом прерывания устройства, выход триггера соединен с вторым входом второго элемента И, отличающееся тем, что, с целью повышения производительности, в него введены регистр начального адреса, схема сравнения, два элемента И и второй элемент ИЛИ, причем информационный вход устройства соединен с входом регистра начального адреса и информационным входом счетчика, выход регистра начального адреса сое динен с первым входом схемы сравнения, выход регистра адреса команд соединен с вторым входом схемы сравнения, выход которой соединен с первыми входами четвертого и пятого ¹ элементов И, первый и второй управляющие входы режима работы устройства соединены с вторыми входами четвертого и пятого элементов И соответственно, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен с единичным входом триггера, управляющий вход трассировки программы устройства соединен с вторым йходом второго элемента ИЛИ, выход пятого элемента И является вторьвл выходом прерывания устройства.

   ,<.511.1083194