SU1410053A1 - Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы - Google Patents
Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы Download PDFInfo
- Publication number
- SU1410053A1 SU1410053A1 SU864144500A SU4144500A SU1410053A1 SU 1410053 A1 SU1410053 A1 SU 1410053A1 SU 864144500 A SU864144500 A SU 864144500A SU 4144500 A SU4144500 A SU 4144500A SU 1410053 A1 SU1410053 A1 SU 1410053A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- block
- information
- group
- output
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к области вычисЗ тельной техники и может быть использовано дл организации асинхронного вычислительного процесса в многопроцессорных вычислительных системах с распределенной пам тью. Целью изобретени вл етс повышение производительности за счет поразр дного параллельного считывани информации . Считьшание стеков производитс в результате сравнени их ассоциативных признаков с признаками ини- цировани и по готовности процессоров к загрузке. Схема предусматривает . возможность многопрограммной загрузки одних и тех же стеков в различные моменты времени в зависимости от общей программы. 2 з.п. ф-лы, 4 ил. ю
Description
10
15
Изобретение относ-итс к вычислительной технике и может быть использовано в многопроцессорных системах дл обработки цифровой информации.
Целью изобретени вл етс повышение производительности за счет возможности поразр дного параллельного считывани информации.
На фиг„ 1 приведена структурна схема устройства дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы; на фйг.2- структурна схема блока дешифрации и анализа признаков; на фиг. 3 - с структурна схема блока стековой пам ти} на фиг. 4 - структурна , схема блока регистровой пам ти.
Устройство содержит блок дешифрации и анализа признаков, блок стековой пам ти, блок регистровой пам ти.
Блок дешифрации и анализа признаков содержит дешифратор признаков 1, включающий регистр шифра признака 2, дешифратор 3 и буферный регистр Цри- 25 знака 4, схему опроса 5, состо щую из блока 6 генератора тактовых импульсов , логического элемента И 7 и регистра 8 циклического сдвига, узел хранени и сравнени признаков 9, CLO-эп Держащий га групп регистров хранени признаков lOj. по К регистров 11 в каждой группе, модуль счета 12,включающий m X К групп счета 13, вклю- 1 чающих., в свою очередь, счетчик с ... . .
20
тановочными входами 14, элемент РШИ 15, RS-триггер 16, модуль сравнени
17,содержащий m х К групп сравнени
18,включающих схему сравнени 19 и логический элемент И 20, входы/выходы 21-25.
Блок стековой пам ти состоит из группы регистров 26, содержащих m групп регистров хранени стеков 27, по г регистров хранени 28 в каждом группы элементов И 29, включающей m X г групп логических .элементов И 30 по d элементов в каждой группе 31, группы элементов ИЛИ 32, содержащей г групп логических элементов ИЛИ 38 по г элементов ШШ 34 в каждой группе , входов/выходов 35 и 36.
Блок регистровой пам ти содержит регистр готовности процессоров 37, логический элемент ИЛИ 38 на п входов и п групп регистров пам ти 39, включающих г х п групп логических элементов И 40 по d элементов И 41 в каждой группе, и г регистров 425груп35
40
45
50
55
0
5
5 п
0
5
0
5
0
5
пу логических элементов ИЛИ 43, по п элементов ИЛИ 44 в группе.
Принцип работы устройства основан на сравнении признаков, поступивших на выполнение и хран щихс в блоке дешифрации и анализа признаков, а также в назначении нужного стека на выполнение. Стеки хран тс в блоке хранени стеков. Назначенный на загрузку стек переписываетс в регистровую пам ть освободившегос йроцес- сора готового к вьтолнению нового задани .
Устройство работает следующим образом .
На вход устройства 21 подаетс шифр признака, назначенного на выполнение в блоке дешифрации и анализа признаков, шифр дешифрируетс , и полученный признак сравниваетс с признаками , хран щимис в блоке в узле хранени и сравнени признаков. Сравнившиес признаки выдают сигнал о сравнении в входную шину блока стековой пам ти. Сигнал разрешает поразр дную запись стеков в блок регистровой пам ти. По входу устройства 35 в блок стековой пам ти записываютс стеки, необходимые дл выполнени данной программы. По входу устройства 45 поступает информаци о готовности i-ro, (i 1,п) процессора к загрузке в блок регистровой пам ти, где в регистровую пам ть освободившегос процессора записываетс назна- |ченный на выполнение стек. Задание на процессоры поступает с информационных выходов устройства 46. После загрузки задани в регистровую пам ть блок регистровой пам ти подает сигнал на вход блока дешифрации и анализа признаков, который разрешает поиск и сравнение следующего признака.
Вход устройства 22 служит дл записи в блок дешифрации и анализа признаков всех используемых признаков. Входна шина устройства 23 служит дл записи в блок дешифрации и анализа признаков общего числа использовани данного признака в программе.
Блок дешифрации и анализа признаков при помощи схемы дешифрации 1 обеспечивает дешифрование поступившего признака. Узел хранени и сравнени признаков 9 обеспечивает сравнение признака, поступившего из схемы дешифрации и анализа с признаком, хран щимс в узле, и выдачу сигнала
в входную шину 25 блока стековой пам ти . Схема опроса 5 обеспечивает поочередный опрос всех признаков, хран щихс в узле хранени и сравнени признаков 9, дл поочередного считывани сигнала о сравнившихс признаках в блок стековой пам ти.
Дешифрирование, сравнение и считывание единицы сравнившихс признаков осуществл етс следующим образо.м. На вход 21 поступает шифр признака. В дешифраторе признаков 1 шифр поступает на входы регистра 2, куда он запи сываетс . Из регистра 2 шифр считы- ваетс в дешифратор 3, где он дешифрируетс и поступает на входы регистра 4. Выходы регистра 4 соединены со всеми элементами сравнени 19 узла хранени и сравнени признаков 9, схемы сравнени 17, групп сравнени 18. В каждом регистре 11 записан сво признак. В каждой группе регистров 10 наход тс К регистров по количеству признаков, всего m групп - по ко- личеству используемых стеков, причем К признаков приходитс на один стек. Каждому признаку соответствует сво группа счета 13, необходима в том случае, если каждый признак используетс дл загрузки несколько раз одного и того же стека. Из регистра 1.1 Признак поступает на соответствую щий элемент сравнени 19 группы сравнени 18, схемы сравнени 17. В той группе 18, где признаки сравн тс , на второй вход логического элемента И 20 поступит 1. На установочные ВХОДВ1 счетчика 14 поступит число использовани данного признака в программе в обратном коде. Число, поступившее на. установочные входы рчетчика 14, через элемент ИЛИ 15, разр дность которого равна разр д- ности счетчика 14, установит RS-триг гер 16 в единичное положение, который будет держать 1 на первом входе соответствующего элемента И 20. Генератор тактовых импульсов 6 схемы опроса 5 выдает тактовый импульс на регистр циклического сдвига 8 че- рез элемент И 7, который открываетс 1, поступившей из блока регистровой пам ти. Тактовьй импульс сдвигает записанную 1 в регистре циклического сдвига 8, и она подаетс на каждый элемент И 20 группы срав- . нени 18. Один из элементов И 20, на входе которого все 1, выдает
j 0 5 0 5
0
5
0
5
импульс, который поступает на такто- вьм вход счетчика. Таким образом, вычитаетс единица из записанного числа в счетчике. Тот же импульс пос тупает в выходную шину блока дешифрации и анализа признаков на одну из групп входов 25 блока стековой пам ти .
Блок стековой пам ти при помощи схемы логиче.ских элементов И 29 обеспечивает поразр дное параллельное считывание через схему логических элементов ИЛИ 32 стеков в блок регистровой пам ти из группы регистров хранени стеков 27 группы регистров 26,
Поразр дное параллельное считьша- ние стека происходит следуюш 1м образом , 1 сравнившихс признаков из блока дешифрации и анализа признаков поступает на соответствующий вход группы входов 25 и подаетс на первые входы всех элементов И 31 г групп логических элементов И 30, оснос - щихс к одной группе регистров хранени стеков 27. Кажда группа регистров хранени стеков 27 содержит один стек. Стек записываетс в регистры хранени 28 через программный вход устройства 35, а на вторые входы всех элементов И 31 г групп логическ их эле- элементов И 30 подаетс инфдрмаци из одной группы регистров хранени стеков 27, Т,е. происходит считывание требуемого стека из регистров 28 через элементы И 31, причем информаци из одного регистра 28 считываетс через одну группу логических элементов И 30, Всего в считьшании одного стека принимает.участие г k d элементов И 31, где d - число разр дов регистра 28, т.е, каждый разр д считываетс через свой элемент И 31 и через свой элемент ИЛИ 34, которых в блоке всего г х d, т,е, один эле- мент на соответствующий разр д. Каждый элемент ИЛИ 34 имеет m входов по числу стеков или групп регистров хранени стеков 27. Каждый логический элемент ИЛИ 34 соединен с j-м разр дом , (j 1, d) всех групп реги- стров хранени стеков 27 через логические элементы И 31, Всего в схеме логических элементов ИЛИ 32 находитс г групп логических элементов ИЛИ 33 по числу регистров 28 в каждой группе регистров хранени стеков 27 и d элементов ИЛИ 34 в каждой группе 33. Таким образом, получаетс поразр дное параллельное считывание стека в выходную шину блока стековой пам ти, каждый j-й разр д стека поступает на j-й выход группы выходов 36, где j (1, г X d).
Блок регистровой пам ти с помощью регистра готовности процессоров 37 обеспечивает запксь стека, назначенного на выполнение в i-ю группу регистров 39, если i-й процессор свободен , где i (lT) an- число процессоров . Через элемент ИЛИ 38 разрешаетс загрузка следующего стека в группу регистров 39, соответствующую свободному процессору.
Загрузка стеков в регистровую пам ть осуществл етс следующим образом . На группу входов 45 подаетс информаци о свободных процессорах в регистр 37. На группу входов 36, где г X d количество входов, подаетс стек, каждый разр д по своему входу. Затем этот стек подаетс на вторые входы элементов И 41 групп логических элементов И 40 следующим образом. Каждый разр д подаетс на п элементов И 41, на один соответствующий элемент И 41 группы логических элементов И 40, т.е. на один элемент в каждой группе регистров 39. Это означает , что стек поступает на все группы регистров 39, но запишетс в регистры 42 только в той группе, элементы И 41 которой будут открыты. С пр мых выходов регистра 37 единица готовности i-ro процессора поступает
на первые входы всех элементов И 41,
всех групп логических элементов И 40 принадлежащей i-й группе регистров
39. А также единица готовности процессора поступает на i-й вход элемента ИЛИ 38 и через него на вход 24
блока дешифрации и анализа признаков. С инверсных выходов регистра 37 подаетс нулевой потенциал на все группы регистров 39 на третьи входы соответствующих элементов И 41. Это позвол ет производить запись стеков в i-ю группу регистров 39, i (1,п) с меньшим пор дковым номером. В случае , если свободны сразу два или олее процессоров, информаци через элементы И 41 записываетс в регистры 42 соответствующей группы регистров 39. В каждой группе регистров 39 содержитс г регистров 42, имеющих d входов, г групп логических элементов И 40 по d элементов И 41 в каждой группе. Информаци из регистров 42 подаетс на информационную группу выходов устройства 46. При считывании информации из первых групп логических элементов И 40 она поступает не только на .первый регистр 42, а также на входы соответствующего элемента
ИЛИ 44 группы логических элементов ИЛИ 43. Всего п элементов ИЛИ 44 по количеству групп регистров 39.и каждый элемент 44 имеет разр дность, равную d. Как только информаци счи5 талась в i-ю группу регистров 39, сигнал через схему ИЛИ 44 пошел на i-й инверсный вход регистра 37, что будет означать, что загрузка в i-ю группу регистров,39 произопша и i-й
Q процессор зан т.
Claims (3)
1.Устройство дл асинхронной ас- 5 социативной загрузки многопроцессорной вычислительной системы, содержащее блок дешифрации и анализа признаков , блок регистровой пам ти, информационный выход которого вл етQ с информационным выходом устройства, управл ющий вход блока регистровой пам ти вл етс входом признаков готовности устройства, первый, второй и третий информационные входы блока дешифрации и анализа признаков вл - ютс управл ющим входом, входом задани признаков и входом задани числа признаков устройства соответст- .венно, управл ющий выход блока.регистровой пам ти соединен с входом запуска блока дешифрации и анализа признаков, отличающеес тем, что, с целью повьш1ени производительности за счет возможности поразр дного параллельного считывани информации, в него введен блок стековой пам ти, выход которого соединен с информационным входом блока регистровой пам ти, информационный вход блока стековой пам ти вл етс информационным входом устройства, выход блока дешифрации и анализа признаков соединен с входом разрешени записи блока стековой пам ти.
2.Устройство по п. 1, о т л ич а ю щ е е с . тем, что блок дешифраций и анализа признаков содержит дешифратор признаков, схему опроса, зел хранени и сравнени признаков.
5
0
5
0
5
714
выход совпадени признаков которого вл етс выходом блока, вход запуска схемы опроса вл етс входом запуска блока, выход схемы опроса соединен с входом синхронизации узла хранени и сравнени признаков, информа- ционньй вход которого соединен с выходом дешифратора признаков, вход которого вл етс первым информационным входом блока, информационный вход и вход числа признаков узла хранени и сравнени признаков вл ютс вторым и третьим информационными входами блока соответственно .
100538
3. Устройство по п.
1, о т Л ичающеес тем, что блок стековой пам ти содержит группу регистров, группу элементов И, группу элементов ИЛИ, причем информационные входы регистров группы соединены с информационным входом блока,- выходы разр ов регистров группы соединены с
первыми входами соответствующих элементов И группы, вторые входы которых вл ютс входом разрешени записи блока, .выходы элементов И групп соединены с входами соответствующих
элементов ИЛИ группы, выходы которых вл ютс выходом блока.
21 22 75 35
45
г
/7o/i eu/i/- poifau а
/7pt/3HCff(ff
2
4
Ъ6
&/7C7/
/aesacmf ffSffti гтам ти
uo
B
фиг. 1
Фаг2
- Qoo25
Ы
l/g.3
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864144500A SU1410053A1 (ru) | 1986-11-05 | 1986-11-05 | Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864144500A SU1410053A1 (ru) | 1986-11-05 | 1986-11-05 | Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1410053A1 true SU1410053A1 (ru) | 1988-07-15 |
Family
ID=21266507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864144500A SU1410053A1 (ru) | 1986-11-05 | 1986-11-05 | Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1410053A1 (ru) |
-
1986
- 1986-11-05 SU SU864144500A patent/SU1410053A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1022164, кл. G 06 F 9/00, 1983. Авторское свидетельство СССР fr 976442, кл. G 06 F 9/00, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1410053A1 (ru) | Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы | |
SU1107118A1 (ru) | Устройство дл сортировки чисел | |
SU1437920A1 (ru) | Ассоциативное запоминающее устройство | |
SU551702A1 (ru) | Буферное запоминающее устройство | |
SU1234827A1 (ru) | Устройство дл упор дочени массива чисел | |
SU1564695A1 (ru) | Буферное запоминающее устройство | |
SU1290327A1 (ru) | Устройство формировани сигнала прерывани | |
RU2025796C1 (ru) | Ассоциативное запоминающее устройство | |
SU1695303A1 (ru) | Логический анализатор | |
SU1280639A1 (ru) | Устройство дл загрузки данных | |
SU1711229A1 (ru) | Запоминающее устройство | |
SU1472909A1 (ru) | Запоминающее устройство с динамической адресацией | |
SU496604A1 (ru) | Запоминающее устройство | |
SU943731A1 (ru) | Устройство дл анализа последовательных кодов | |
SU1718274A1 (ru) | Ассоциативное запоминающее устройство | |
SU1075311A1 (ru) | Устройство управлени дл доменной пам ти | |
SU1596390A1 (ru) | Устройство буферной пам ти | |
SU1305771A1 (ru) | Устройство управлени буферной пам тью | |
SU552604A1 (ru) | Устройство дл сопр жени каналов | |
SU1168958A1 (ru) | Устройство дл ввода информации | |
RU2045787C1 (ru) | Ассоциативное запоминающее устройство | |
SU978196A1 (ru) | Ассоциативное запоминающее устройство | |
SU1737454A1 (ru) | Устройство дл запоминани трассы функционировани многопроцессорных систем | |
SU972588A1 (ru) | Устройство дл управлени записью информации в блок пам ти | |
SU1410032A1 (ru) | Устройство дл групповой загрузки ассоциативных данных |