SU1091862A3 - Система передачи и воспроизведени информации - Google Patents

Система передачи и воспроизведени информации Download PDF

Info

Publication number
SU1091862A3
SU1091862A3 SU813232341A SU3232341A SU1091862A3 SU 1091862 A3 SU1091862 A3 SU 1091862A3 SU 813232341 A SU813232341 A SU 813232341A SU 3232341 A SU3232341 A SU 3232341A SU 1091862 A3 SU1091862 A3 SU 1091862A3
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
shift register
outputs
processing unit
Prior art date
Application number
SU813232341A
Other languages
English (en)
Inventor
Марти Бернар
Пуанье Алэн
Фурнье Клод
Рош Кристиан
Original Assignee
Этаблиссман Пюблик Де Диффюзьон Ди "Теледиффюзьон Де Франс" (Фирма)
Фурнье Клод
Рош Кристиан
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Этаблиссман Пюблик Де Диффюзьон Ди "Теледиффюзьон Де Франс" (Фирма), Фурнье Клод, Рош Кристиан filed Critical Этаблиссман Пюблик Де Диффюзьон Ди "Теледиффюзьон Де Франс" (Фирма)
Application granted granted Critical
Publication of SU1091862A3 publication Critical patent/SU1091862A3/ru

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
    • H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
    • H04N7/0357—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for error detection or correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Television Systems (AREA)

Abstract

1. СИСТЕМА ПЕРЕДАЧИ И ВОСПРОИЗВЕДЕНИЯ ИНФОРМА1ШИ, содержаща  на передающей стороне последовательно включ.енные пульпы управлени , блок обработки цифровой информации, мультиплексор и модул тор, а на приемной стороне демодул тор, первый выход которого подключен через блок обработки видеосигнала, к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделител  видеосигнала, вход которого  вл етс  входом блока обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных дешифратора , блока пам ти страниц и генератора знака, выходы которого  вл ютс  выходом блока обработки цифрового сигнала, отличающа с  тем, что, с целью повышени  достоверности передачи информации, на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый вькод - к входу корректора сигнала ошибки, первьй выход которого соединен с вторым входом блока селекции страниц , а второй выход - с входом устройства блокировки сигнала ошибки, выход которого объединен с вторым входом корректора сигнала ошибки и подключен к входу деиифратора, другой выход которого соединен с третьим входом блока селекции страниц. 2. Система поп.1, отличаюG S ща с  тем, что блок селекции страниц с остоит из двух регистров сдвига на триггерах, пам ти компараС торов, п ти детекторов, триггера управлени , распределител , трех ;элементов И и элемента PiJlH, причем выходы трех первых триггеров первого регистра сдвига через соответсто со вующие детекторы подключены к первым входам трех соответствующих компараторов , вторые входы которых соеди00 нены с выходами соответствующих 05 триггеров второго регистра сдвига, to выход четвертого триггера первого регистра сдвига соединен с входом четвертого компаратора и с входом четвертого детектора, выход п того триггера первого регистра сдвига с входом п того компаратора и с входом п того детектора, выход четвертого клмпаратора соединен с первыми входами первого и второго элементов И, выходы которых подключены к двум входам элемента ИЛИ, выход четвертого детектора соединен с пер

Description

вым входом третьего элемента И, выход п того детектора - с вторым входом второго элемента И, вькод п того компаратора - с вторыми входами первого   третьего элементов И, вькод третьего элемента И с третьим входом элемента HJM, выход которого соедирген через последовательно включенные третий, второй и первый компараторы с первым входом распределител , второй вход которого подключен к выходу первого регистра сдвига, а третий вход - к выходу триггера упралени , притрем вход первого регистра сдвига  вл етс  первым входом блока селекции страниц, вход триггера управлени  - вторым входом, вход второго регистра сдвига, - третьим входом , а первьй и второй выходы распре делител  - соответственно первым и вторым выходами блока с&пекции страниц .
3. Система по п. 1, отличающа с  тем, что корректор сигнала ошибки состоит из регистра сдвига на элементах пам ти, распре:делител  на элементах пам ти, решающего устройства, детектора и блоков ввода информации, причем детектор, первый элемент пам ти регистра сдвига , первый элемент пам ти распределител , второй элемент пам ти регистра сдвига, второй элемент пам ти распределител , третий элемент пам ти регистра сдвига, третий элемент
пам ти распределител  и четвертый элемент пам ти регистра сдвига соединены последовательно, выходы первых трех элементов пам ти регистра сдвига соединены с входами соответствующих компараторов, выходы которых подклют тены к входам решающего устройства, первый выход которого подключен к первому входу первого блока ввода информации, второй вход которого объединен с первым входом второго блока ввода информации и соединен с выходом второго элемента пам ти регистра сдвига, а выход - с другим входом первого элемента пам ти распределител , второй выход решающего устройства подключен к второму входу второго блока ввода информации , выход которого соединен с другим входом второго элемента пам ти распределител , а третий выход решаю1цего устройства - с тлравл юи им входом третьего элемента пам ти рас- пределител  и с первым входом третьего блока ввода информации, второй вход которого подключен к выходу четвертого элемента пам ти регистра сдвига, а выход - к другому входу третьего элемента пам ти распределител , причем вход детектора  вл етс  входом корректора сигнала ошибки, выход регистра сдвига - первь:м выходом, а четвертый выход решающего устройства вторым выходом корректора сигнала ошибки.
1
Изобретение относитс  к передаче и индикации информации в приемной апгшратуре телевидени .
Известна система передачи и воспроизведени  информации, содержаща  на передающей стороне последовательно включенные пульты управлени , блок обработки цифровой информаш-и, интерфейс , мультиплексор и модул тор, а на приемной стороне - демодул тор, . первый выход которого подключен через блок обработки видеосигнапа к входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу
видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделител  видеосигнала, вход которого  вл етс  входом блока обработки ;р1фрового сигнала, селектора, интерфейса, дешифратора , блока пам ти страниц и генератора знака, вькоды которого  вл ютс  выходом блор;а обработки цифрового сигнала.
Однако известна  система не обеспечивает достоверности передачи информации . Цель изобретени  - повышение достоверности передачи информации. I Поставленна  пель достигаетс  тем что в систему передачи и воспроизведени  информации, содержащую на пере дающей стороне последовательно включенные пульты уттравпеии , блок обработки цифровой информации, мультиплексор и модул тор, а на приемной стороне демодул тор, первый выход которого подключен через блок обработки видеосигнала к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделител  видеосигнала вход которого  вл етс  входом блока обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных дешифратора,блока пам ти страниц и генератора знака, выходы которого  вл ютс  выходом блока обработки цифрового сигнала, на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блок селекции страниц подютючен к выходу интерфейса, первый выход - к входу корректора сигнала ошибки, первый выход которого соединен с вторым входом блока селекции страниц, а вто рой выход - с входом устройства блок ровки сигнала оишбки, выход которого объединен со вторым входом корректор сигнала ошибки и подключен ко входу дешифратора, другой.выход которого соединен с третьим входом блока селе ции страниц, блок селекции страниц состоит из двух регистров сдвига на триггерах, п ти компараторов, п ти детекторов, триггера управлени , рас пределител , трех элементов И и элемента ИЛИ, причем выходы трех первых триггеров первого регистра сдвига через соответствующие детекторы подключены к первым входам трех соответствующих компараторов, вторые вх:оды которых соединены с выходами соответствующих триггеров второго ре гистра сдвига, выход четвертого триг гера первого регистра сдвига соединен с входом четвертого компаратора и с входом чет:вертого детектора, выхсхц п того триггера ncpooio регистра сдвига - с входом п того KoMiiapnтора и с входом п того детектора, ныход четвертого компаратора соодипси с nepBHNfn входами первого и второго элементов И, выходы которых подк.пючены к двум входам элемента ИЛИ, выход четвертого детектора сое,динен с первъпч входом третьего элемента И, выход п того детектора - с вторым входом второго элеме гта И, выход п того компаратора - с вторыми входами первого и третьего элементов И, выход третьего элемента И - с третьим входo i элемента ИЛИ, выход которого соединен через последовательно вкпюченные третий, второй и первый компараторы с пep. входом распределител , второй вход которого подключен к выходу первого регистра сдвига, а третий вход - к выходу триггера управлени , причем вход первого регистра сдвига  вл етс  первым входом блока селекции страниц, вход триггера управлени  - вторым входом, вход второго регистра сдвига - третьим входом, а первый и второй выходы распределител  - соответственно первым и вторым выходами блока селекции :страниц. 1 Причем корректор сигнала ошибки состоит из регистра сдвига на элементах пам ти, распределител  на элементах пам ти, решающего устройства , детектора и блоков ввода информации , причем детектор, первый элемент пам ти регистра сдвига, первый элемент пам ти распределител , второй элемент пам ти регистра сдвига , второй элемент пам ти распределител , третий элемент пам ти регистра сдвига, третий элемент пам ти распpeдeл iтeл  и четвертый элемент пам ти регистра сдвига соединены последовательно , выходы первых трех элементов пам ти регистра сдвига соединены с входами соответствующих компараторов , выходы которых подключены ко входам решающего устройства, первьй вькод которого подкл очен к первому входу первого блока ввода информации, второй вход которого обьединеь с первым входом второго блока ввода ин | ормапии и соединен с выходом второго элемента пам ти регистра сдвига, а выход - с другим входом первого элемента пам ти распределител , второй выход peiii;Houieго устроиства подключен ко второму входу второго блока ввода информации , выход которого соединен с друг входом второго элемента пам ти распределител , а третий выход решающе го устройства - с управллю1цим входо третьего элемента пам ти распределител  и с первым входом третьего блока ввода информации, второй вход которого подклнтчен к выходу четвертого элемента пам ти регистра сдви а выход - к другому входу третьего элемента пам ти распределител , при чем вход детектора  вл етс  входом корректора сигнала ошибки, выход ре гистра сдви1 а первым выходом, а четвертый.выход решающего устройства - вторым выходом корректора сигн ла ошибки. На фиг. 1 предстанпена структурна  электрическа  схема передающей стороны системы передачи и воспроизведени  информации; на фиг. 2 то же, приемной стороны системы передачи и воспроизведени  информации .; на фиг. 3 - то же, блока селек дии страниц; на фиг. 4 - то же, корректора сигнала оцотбки; на фиг.5 то же, пергзого блока ввода информа1щи на фиг. 6 - то же, второго блока ввода информагщи; на . 7 то же, третьего блока ввода информации; на фиг. 8 - то же, логического блока; на фиг. 9 - то же, устройства блокировки сигнала ошибк Система передачи и воспроизведе ,НИЛ информации содержит на передаю|щей стороне (фиг-. 1) пульты управлени  (1-1)-(1-п), кажд.ый из которых состоит из контрольного экрана (2-1)-(2-п) и клавиатуры (3-1) (3-п), блок 4 обработки цифровой информации состоит из блока 5 установки формата страницы документа, блока 6 пам ти и преобразозатеп  7. Выход блока 4 подключен через мультиплексор 8 по входу модул тора 9, выход которого  вл етс  выходом при емной стороны. Пульты управлени  (1-1)-(1-п) позвол ют оператору наб рать страницы, провер   на контроль ном экране характеристики известног изображени : размер символов, мигание , различные графические особенности . Кажда  клавиатура 3-i (,2 ,.., п) представл ет собой тип пишущей машинки и предназначена дл  набора и приведени  в соответствуюгций пор док документов. Блок 5 формируе 26 via6biTo4HbiC: последовательности кодов, а блок 6 пам ти хранит длительности передаваемых кодов, которые периодически считываютс  и передаютс  через мультиплексор 8 на вход модул тора 9 дл  передачи. На приемной стороне (фиг.. 2) система содержит демодул тор 10, блок 11 обработки видеосигнала, представл юищй собой, например, депшфратор цвета и генератор развертки, видеоконтрольный блок 12, состо щей из видеоком - утатора 13 и электроннолучевой трубки (ЭЛТ) 14, а также блок 15 обработки цифрового сигнала, состо щий из разделител  16 видеосиг нала, селектора 17, интерфейса 18, блока 19 селекции страниц, корректора 20 сигнала о т-1бки, устройства 21 блокиров си сигнала ошибки, дешифратора 22, блока 23 пам ти страниц и генератора 24 знака. Демодул тор 10 подает звук на громкоговоритель и видеосигнал на блок 11, который передает цветовые видеосигналы В-,, V., и R, а также сигнал  ркости L через видеокоммутатор 13 на ЭЛТ 14. В блоке 15 выходы генератора 24 соединены со входами цветности R, V и В и входом  ркости Lj видеоком {утатора 13. Селектор 17 выбирает цифровой канал и представл ет возможность цроходить полезному сообщению по их номеру канала. Выборка страниц и декодирование выбранных страниц происходит в дешифраторе 22, который декодирует страницу за страницей и заполн ет блок 23 пам ти страниц. Блок 19 селекции страниц предназначен дл  распознавани  кодов заголовка страниц и номера страницы и подключает свой первый выход ко входу корректора 20 во врем  первого приема одной страницы и второй выход ко входу устройства 21 во врем  последутотцих приемов. Корректор 20 сигнала ошибки корректирует ошибочные коды и подает сР1гналы об ошибочных, но не исправленных кодах, а также распознает код окончани  страницы, во врем  которого со своего второго выхода подает сигнал на второй вход блока 19 об окончании страницы. Устройство 21 последовательно устран ет ошибки, сугиествугоише в странице после тгервого ее приема, блокиру  любую передачу информации в случае наличи  о1иибки г; последовательносли р да страниц или окончани  следующей страницы.
В случае, когда ошибки вызываютс  отраженньп-ш сигнапами и когда какойлибо код находитс  в том же положеНИИ поеледопетельных передачи, ошибки  вл ютс  систематическими, и не представл етс  возможным исправить код страницы. Испа ьзование асинхронного характера передачи в системе АНТИОПЕ позвол ет уменьшить веро тность того, что тот же код окажетс  ошибочным во врем  второго приема кода страницы.
Блок 19 селекции страниц (фиг.З) содержит первьв регистр сдвига на триггерах 25-29, в котором триггер 15 принимает сигнал от интерфейса 18, второй регистр сдвига на триггерах 30, 31 и 32, определ ющих номер страницы, посылаемый дешифратором 22 первый, второй и третий компараторы 33, 34 и 35, соединенные с триггерами 30, 31 и 32 второго регистра сдвига соответственно, четвертый и п тът компараторы 36 и 37, соединенные соответственно с триггерами 28 и 29 первого регистра сдвига и предназначенные дл  сравнени  их информации с кодами начала страницы, п ть детекторов 38 - 42, триггер 43 управлени , вход которого  вл етс  вторым входом блока 19 и подключен ко второму выходу корректора 20, распределитель 44, управл емый компараторами 33, 34 и 35, первый выход которого  вл етс  первым выходом блока 19 и подключен к первому входу корректора 20, а второй выход  вл етс  вторым выходом блока 19 и подключен ко входу устройства 21, три элемента И 45, 46 и 47 и элемент ИЛИ 48.
Первый регистр сдвига (триггеры 25-29) принимает данные от интерфейса 18. Информаци  триггера 28 сравниваетс  со словом компаратора 36, а компаратор 37 сравнивает информацию триггера 29 со словом SOH. Так только по вл етс  друга  комбинаци , например (X; RS), (ЗОН; X) или (SOH; RS) , элемент ИЛИ 48 контролирует компараторы 33-35, которые сравнивают информацию триггеров 25-27 с информацией триггеров 30-32 соответственно. Информаци  триггеров 25-27 корректирует детекторами 38-40 кода Хэмминга. Если сигнал ,сравнени  имеет; положительный з.нак.
что подтверждает рас працс игсль 44, управл емы триггером 43, трщ-г-ор 4J устанавливаетс  в нуль сигналом от клавиатуры абонента и устанавливаетс  в единицу cигнaлo f от корректора 20, указыва  на окончание первого приема.
Когда триггер находитс  в нулевом состо нии, распределитель 44 подключает свой первый выход ко входу корректора 20, когда триггер 43 находитс  в единичном состо нии, распределитель 44 подключает свой второй выход ко входу устройства 21 .
Корректор 20 сигнала ошибки (фиг. 4) содержит регистр сдвига на элементах пам ти 49 - 52, распределитель на элементах пам ти 53, 54 и 55, детектор 56, на элементы пам ти 49-55 подаютс  синхронизирующие импульсы Н от интерфейса 18, решающее устройство, состо щее из трех KONmapaTOpoB 57, 58 и 59 и логического блока 60, а также три блока 6 1 , 62 и 63 ввода информации. В компараторе 57 происходит сравнение с кодом RC, и кo mapaтope 58 - с кодами ЕТХ, LP, ESC и в компараторе 59с кодами EOT, US, ЕТХ, ESC, RC, SS2 Третий блок 61 ввода информации (фиг. 5) содержит блок 64 пам ти кода ошибки, блок 65 пам ти кода RC, мультиплексор 66, управл емый двум  двоичными элементами еЬ и ebj старшего разр да сигнала с третьего выхода логического блока 60, первый двоичный элемент этого сигнала еЬ управл ет элементом пам ти 53, один вход которого подключен к выходу мультиплексора 66, а другой вход к выходу элемента пам ти 50.
Второй блок 62 ввода информации (фиг. 6) содержит блок 67 пам ти кода ESC, блок 68 пам ти кода опшбки , блок 69 пам ти кода ЕТХ, блок 70 пам ти кода LF, блок 71 пам ти кода NUL, мультиплексор 72, 1,тгравл емый трем  двоичными элементами еЪ , ebj и еЬ, старшего разр да сигнала со второго выхода логического блока 60, первьш ДВО1ГЧНЫЙ элемент этого Сигнала еЬ управл ет блоком пам ти кода RC 65, один вход которого подключен к выходу ьтультиплексора 72, а другой вход - к выходу элемента пам ти 51.
Первьм блок 63 ввода информации (фиг. 7) содержит блок 73 пам ти кода EOT, блок 74 пам ти кода US, блок 75 пам ти кода NUL, мультиплексор 76, управл емый двум  двоичиыми элементами ebj и cbj старшепервый двоичньш го разр да сигнала, элемент еЬ которого управл ет элементом пам ти 55, один из входов которого гшдклюген к выходу мультиплексора 76, а второй вход - к выхо ду элемента пам ти 52. Таким образом, сигнал с первого выхода блока 19 подаетс  на вход детектора 56, который добавл ет дво ичный, элемент к серии импульсов в элементах пам ти 49-55. Элемент пам ти 49 записывает либо информацию элемента ггам ти 50,либо информацию б.шка 61,чтс- определ етс  элементом пам ти 53. Информаци  э.пёментов пам ти 50-5 контролируетс  компараторами 57-59 согласно табл, 1. Эти результаты обрабатываютс  логическим блоком 60 решающего устройства с трем  группа ми выходов. Первьп двоичный элемент сигнала с ;а)щого выхода обГ)Гчно пре ставл ет нуль, в гзтом случае элементы пам ти 53, 54, 55 наход тс  3 таком cocTOfiHiiH, что элементы пам ти 49-52 функционируют. В противном случае, например, если первый дпоичиый элемент равен единице, эле мент пам ти 55 разрешает запись в элемент пам ти 51 сигналов из блока 63 других двоичных элементов. Т а б л и ц а 1 Сравнение содержани  элемента пам ти 50 с со держанием элемента пам  ти 51 с точностью доби Сравнепие с RC Бит недействительности Сравнепие с содержанием элементов пам ти 49 или Сравнение с ЕТХ Сравнепие с LF Сравнение с ESC Сравнение с ESC с точ постью до бита Сравнение с нулем симв лов бит 6 и 7 1091862 10 Продолжение л. 5л , 1 87Бит недействительности 88Сравнение с I 7-го бита с О 6-го бита 89Сравнение с EOT 9С Сравнение с US 91Сравнение с содержанием элемента павдгти 51 с точностью до бита 92Сравнение с ЕТХ или ESC или RC или SS2 Компаратор 57 имеет выходы 77-79, компаратор 58 имеет выходы 80-86, а компаратор 59 имеет выходы 87-92, подключенные ко входам логического блока 60. Логика работы логического блока 60 представлена ниже. Сигналы на выходах 80, 85, 88, равные 1, со второго выхода в блок 67 пам ти кода ESC; сигналы на выходах 80 и 88, равные 1, и 85, равный 0; а такл1:е сигналы на выходах 80 и 92, равные 1; или 83,, равный 1, и 77 или 87, равнь е нулю; или 81, равный 1, 77, равный нулю, а 91 подтверждают достоверность сигнала со второго выхода   блок 68 пам ти кода ошибки. Последний случай подтверждает достоверность сигнала с первого выхода с адресом, соответствуга цр м содержанию элемента пам ти 51. Сигналы на выходах 80 и 89, равные 1, подтверж ,дак)Т достоверность сигнала со второго выхода в блок 69 пам ти кода ЕТХ; сигналы на выходах 79, 80 и 90, равные 1, подтверждают достоверность сигнала с первого вькода в блок 70 пам ти кода; сигналы на выходах 79, 80 и 87, равные 1, подтвер сдают достоверность сигналов с первого и второго выходов соответственно в блок 70 пам ти кода LF и в блок 74 пам ти кода US; сигналы на выходах 77, 78 и 81, равные 1, подтверждают достоверность сигнала с третьего выхода с адресом, соответ;твую1цим содержанию пам ти 51; сигналы на выходах 77 и 81, равные 1, но 78, равный , подтверждают достоверность сигнала с третьего выхода в блок 64 пам ти кода ошибки сигналы на выходах 82 и 87, равные 1j подтверждают достоверность сигнала с первого выхода в блок 73 пам ти кода EOT; сигнапы на выходах 77, 87 и 83 подтверждают достоверность сигналов с первого и третьего выходов соответственно в блок 65 пам ти кода RC и в блок 74 пам ти кода US. В то же врем  как 90, 83, равные 1, с 77, равным нулю, подтвер жают достоверность сигнала с третьего выхода в блок 65 пам ти кода RC; сигналы на выходах 79 и 83, равные 1 подтверждают достоверность сигнала с первого выхода в блок 74 пам ти кода US; сигналы на вькодах 79,равные 80, 83, 90, равные нулю, подтверждают достоверность сигнала с третьего выхода в блок 64 пам ти кода ошибки; сигналы на выходах 87 и 84, равные 1, подтверждают достоверность сигналов с первого и второго выходов соот ветственно в блок 71 пам ти кода NUL и в блок 75 пам ти кода NUL. Код US, который следует за номером р да в двух цифрах, ведет к тому , что логический блок 60 блокируетс  во врем  двух синхронизирующих интервалов счетчиком после детектировани  сигнала с выхода 90, а сигна лы с выводов 89 или 82 вызывают пере ключение триггера 43 в нуль, указыва окончание приема страницы. Реализаци  логического блока 60 (фиг. 8), формирующего сигнал на первом выходе, представлена логическими элементами И 93-98, элементами ИЛИ 99, 100 и 101. Логика работы логического блока 60 представлена в табл. 2. Таблица 2
79 80 87
93
82 87
95 10
Сравнение содержани  элемента пам ти 103 с RS
Сравнение содержани  элемента пам ти 104 с LF
Сравнение содержани  элемента пам ти 105 с US
Бит недействительности байта;,
содержащегос  в элементе пам ти 103
Бит недействительности байта, содержащегос  в элементе пам ти 104
Бит недействительности байта, содержащегос  в элементе пам ти 105 табл. 2 ПрОДО.гТЖСПИс Сигналы со второго и третьего ыходов логического блока 60 формируютс  аналоптчным образом. Устройство 21 блокировки сигнала ошибки (фиг. 9) вьщел ет последовательности начала р да RC, LP, US и блокирует любую передачу информации в случае ошибки, устройство содержит элементы пам ти 102-105 регистра сдвига, элементы пам ти 106, 107 и 108 распределител , блоки 109, 110 и 111 ввода информации, решающее устройство из компараторов 112, 113 и 114 и логического блока 115 с триггером 116. Первый блок 111 содержит мультиплексор 117 и блок 118 второй блок 110 мультиплексор 1 19 и блок 120 пам ти кода LF, третий блок 109 сопам ти кпп  T.F. тоетий блок 109 держит мультиплексор 121, блок 122 пам ти кода уплотнени  NUL и блок 123 пам ти кода RC. Логика работы представлена в табл. 3. Таблица 3 Операции
Логика работы логического блока 115 аналогична логике работы логического блока 60 и представлена в табл, 4. При этом компаратор 112 имеет выходы 124-126 компаратор 113 ifMEBT выходы 127-130 компаратор 114 HMeeV выходы 131-134, подключенные ко входам логического блока 115. Таблица4
120
LF
1 10
1
120
LF US -j
1 10
118 111
4
Продолжение таблг, 4
В логический блок 115 включен триггер 116, который подтверждает наличие сигнала с третьего выхода логического блока 115 в блок 122 пам ти кода уплотнени .
Таким образом, в системе передачи и воспроизведени  информации повышаетс  достоверность передачи информации .
4
г. /
Фиг. г
ipuz.J
Iffy ..J
22
Фиг.
-/- 5J

Claims (3)

1. СИСТЕМА ПЕРЕДАЧИ И ВОСПРОИЗВЕДЕНИЯ ИНФОРМАЦИИ, содержащая на передающей стороне последовательно включенные пульпы управления, блок обработки цифровой информации, мультиплексор и модулятор, а на приемной стороне демодулятор, первый выход которого подключен через блок обработки' видеосигнала, к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала, вход котор'ого является входом блока обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных дешифратора, блока памяти страниц и генератора знака, выходы которого являются выходом блока обработки цифрового сигнала, отличающаяся тем, что, с целью повышения достоверности передачи информации, на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый выход - к входу корректора сигнала ошибки, первый выход которого соединен с вторым входом блока селекции страниц, а второй выход - с входом устройства блокировки сигнала ошибки, выход которого объединен с вторым входом корректора сигнала ошибки и подключен к входу дешифратора, другой выход которого соединен с третьим входом блока селекции страниц.
2. Система по п.1, отличаю- с щ а я с я тем, что блок селекции 19 страниц состоит из двух регистров сдвига на триггерах, памяти компараторов, пяти детекторов, триггера управления, распределителя, трех ;элементов И и элемента ИЛИ, причем 'выходы трех первых триггеров первого регистра сдвига через соответствующие детекторы подключены к первым входам трех соответствующих компараторов, вторые входы которых соединены с выходами соответствующих триггеров второго регистра сдвига, выход четвертого триггера первого регистра сдвига соединен с входом четвертого компаратора и с входом четвертого детектора, выход пятого триггера первого регистра сдвига с входом пятого компаратора и с входом пятого детектора, выход четвертого компаратора соединен с первыми входами первого и второго элементов И, выходы которых подключены к двум входам элемента ИЛИ, выход четвертого детектора соединен с перSU 1091862 вым входом третьего элемента И, выход пятого детектора - с вторым входом второго элемента И, выход пятого компаратора - с вторыми входами первого и третьего элементов И, выход третьего элемента И - с третьим входом элемента ИЛИ, выход которого соединен через последовательно включенные третий, второй и первый компараторы с первым входом распределителя, второй вход которого подключен к выходу первого регистра сдвига, а третий вход - к выходу триггера управления, причем вход первого регистра сдвига является первым входом блока селекции страниц, вход триггера управления - вторым входом, вход второго регистра сдвига - третьим входом, а первый и второй выходы распре делителя - соответственно первым и вторым выходами блока селекции страниц .
3. Система по п. 1, отличающаяся тем, что корректор сигнала ошибки состоит из регистра сдвига на элементах памяти, распределителя на элементах памяти, решающего устройства, детектора и блоков ввода информации, причем детектор, первый элемент памяти регистра сдвига, первый элемент памяти распределителя, второй элемент памяти регистра сдвига, второй элемент памяти распределителя, третий элемент памяти регистра сдвига, третий элемент памяти распределителя и четвертый элемент памяти регистра сдвига соединены последовательно, выходы первых трех элементов памяти регистра сдвига соединены с входами соответствующих компараторов, выходы которых подключены к входам решающего устройства, первый выход которого подключен к первому входу первого блока ввода информации, второй вход которого объединен с первым входом второго блока ввода информации и соединен с выходом второго элемента .памяти регистра сдвига, а выход - с [другим входом первого элемента памяти распределителя, второй выход решающего устройства подключен к второму входу второго блока ввода информации, выход которого соединен с другим входом второго элемента памяти распределителя, а третий выход решающего устройства - с управляющим входом третьего элемента памяти рас- пределителя и с первым входом третьего блока ввода информации, второй вход которого подключен к выходу четвертого элемента памяти регистра сдвига, а выход - к другому входу третьего элемента памяти распределителя, причем вход детектора является входом корректора сигнала ошибки, выход регистра сдвига - первым выходом, а четвертый выход решающего устройства вторым выходом корректора сигнала ошибки.
SU813232341A 1979-05-16 1981-01-15 Система передачи и воспроизведени информации SU1091862A3 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7912472A FR2457048A1 (fr) 1979-05-16 1979-05-16 Systeme de videotex muni de moyens de protection contre les erreurs de transmission

Publications (1)

Publication Number Publication Date
SU1091862A3 true SU1091862A3 (ru) 1984-05-07

Family

ID=9225537

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813232341A SU1091862A3 (ru) 1979-05-16 1981-01-15 Система передачи и воспроизведени информации

Country Status (9)

Country Link
US (1) US4303941A (ru)
EP (1) EP0019545B1 (ru)
JP (1) JPS56500555A (ru)
CA (1) CA1161546A (ru)
DE (1) DE3066476D1 (ru)
ES (1) ES491480A0 (ru)
FR (1) FR2457048A1 (ru)
SU (1) SU1091862A3 (ru)
WO (1) WO1980002630A1 (ru)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380027A (en) * 1980-12-08 1983-04-12 William Leventer Data encoding for television
US4367488A (en) * 1980-12-08 1983-01-04 Sterling Television Presentations Inc. Video Data Systems Division Data encoding for television
US4965825A (en) 1981-11-03 1990-10-23 The Personalized Mass Media Corporation Signal processing apparatus and methods
US7831204B1 (en) 1981-11-03 2010-11-09 Personalized Media Communications, Llc Signal processing apparatus and methods
USRE47642E1 (en) 1981-11-03 2019-10-08 Personalized Media Communications LLC Signal processing apparatus and methods
FR2529041A1 (fr) * 1982-06-18 1983-12-23 Thomson Csf Procede d'analyse de donnees diffusees, analyseur de reseau mettant en oeuvre un tel procede et equipement de reception utilisant un tel analyseur
US4486779A (en) * 1982-07-02 1984-12-04 L'Etat Francais, represente par le Ministre des P.T.T. (Centre National d'Et Apparatus to display graphic messages transmitted by videotext systems
US4740912A (en) * 1982-08-02 1988-04-26 Whitaker Ranald O Quinews-electronic replacement for the newspaper
US4593374A (en) * 1983-10-18 1986-06-03 Rca Corporation Teletext magazine code detector
FR2561055B1 (fr) * 1984-03-09 1986-09-19 Thomson Csf Demodulateur didon et decodeur de donnees comportant un tel demodulateur
US4774655A (en) * 1984-10-24 1988-09-27 Telebase Systems, Inc. System for retrieving information from a plurality of remote databases having at least two different languages
CA1284211C (en) * 1985-04-29 1991-05-14 Terrence Henry Pocock Cable television system selectively distributing pre-recorder video and audio messages
FR2594615B1 (fr) * 1986-02-20 1988-06-17 France Etat Dispositif de demultiplexage de paquets d'un signal de radiodiffusion de type mac/paquets
US5600672A (en) 1991-03-27 1997-02-04 Matsushita Electric Industrial Co., Ltd. Communication system
USRE42643E1 (en) 1991-03-27 2011-08-23 Panasonic Corporation Communication system
USRE40241E1 (en) 1991-03-27 2008-04-15 Matsushita Electric Industrial Co., Ltd. Communication system
USRE39890E1 (en) 1991-03-27 2007-10-23 Matsushita Electric Industrial Co., Ltd. Communication system
US7158577B1 (en) 1992-03-26 2007-01-02 Matsushita Electric Industrial Co., Ltd. Communication system
US5802241A (en) 1992-03-26 1998-09-01 Matsushita Electric Industrial Co., Ltd. Communication system
USRE38513E1 (en) 1992-03-26 2004-05-11 Matsushita Electric Industrial Co., Ltd. Communication system
US6728467B2 (en) 1992-03-26 2004-04-27 Matsushita Electric Industrial Co., Ltd. Communication system
US7894541B2 (en) 1992-03-26 2011-02-22 Panasonic Corporation Communication system
US6724976B2 (en) * 1992-03-26 2004-04-20 Matsushita Electric Industrial Co., Ltd. Communication system
CA2226489C (en) * 1992-03-26 2001-07-24 Matsushita Electric Industrial Co., Ltd. Communication system
US5524001A (en) * 1994-02-07 1996-06-04 Le Groupe Videotron Ltee Dynamic cable signal assembly
US5953418A (en) * 1995-06-14 1999-09-14 David Hall Providing selective data broadcast receiver addressability
AU6477596A (en) * 1995-06-15 1997-01-15 Hall, David Communication system for superimposing data onto a video signal

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982065A (en) * 1973-10-31 1976-09-21 The General Electric Company Limited Combined television/data receivers
GB1558168A (en) * 1975-06-20 1979-12-19 Indep Television Co Systems for broadcasting data simultaneously with but independently of television programmes
GB1526232A (en) * 1975-10-08 1978-09-27 Texas Instruments Ltd Digital data storage systems
DE2812435A1 (de) * 1977-03-25 1978-09-28 British Broadcasting Corp System zum uebertragen zusaetzlicher zeichen in einem fernsehsystem (teletext- system)
JPS5411631A (en) * 1977-06-27 1979-01-27 Matsushita Electric Ind Co Ltd Test signal generator
GB1584567A (en) * 1977-10-04 1981-02-11 British Broadcasting Corp Teletext data transmission

Also Published As

Publication number Publication date
DE3066476D1 (en) 1984-03-15
FR2457048B1 (ru) 1984-01-13
CA1161546A (en) 1984-01-31
JPS56500555A (ru) 1981-04-23
ES8102444A1 (es) 1980-12-16
US4303941A (en) 1981-12-01
EP0019545B1 (fr) 1984-02-08
EP0019545A1 (fr) 1980-11-26
FR2457048A1 (fr) 1980-12-12
ES491480A0 (es) 1980-12-16
WO1980002630A1 (fr) 1980-11-27

Similar Documents

Publication Publication Date Title
SU1091862A3 (ru) Система передачи и воспроизведени информации
US4068264A (en) Pay television system utilizing binary coding
SU1012809A3 (ru) Устройство воспроизведени текстовых и графических знаков на экране электронно-лучевой трубки (элт)
US4920535A (en) Demultiplexer system
US4447903A (en) Forward error correction using coding and redundant transmission
CA1152631A (en) Error correction circuit for digital information
GB1576627A (en) Data processing system having error checking capability
IE46851B1 (en) Facsimile transmission installation in particular for copying forms
US3937935A (en) Fault detection process and system for a time-division switching network
US4321626A (en) Facsimile apparatus
US4963968A (en) Method and apparatus for validating teletext data
US3195107A (en) Secured transmission of coded binary symbols
JPS636173B2 (ru)
US4521886A (en) Quasi-soft decision decoder for convolutional self-orthogonal codes
NO173119B (no) System for synkronisering av digitale signaler
NO171089B (no) Overfoeringssystem for audio/data-signaler som foelger utsendte videosignaler
US4800578A (en) Synchronizing detecting circuit for a digital broadcasting receiver
US4181914A (en) System for reducing transmission problems in a parallel digital data transmission system
JP2982348B2 (ja) 同期信号抽出回路
JPS6037678B2 (ja) 連続符号判別方式
DK163089B (da) Fremgangsmaade til overfoering og modtagelse af digitale informationssignaler
SU1053127A1 (ru) Многоканальна цифрова телеметрическа система
SU663120A1 (ru) "Устройство дл исправлени ошибок в системах передачи дискретной информации
JPH0642661B2 (ja) 通信装置
JPS6133306B2 (ru)