JPH0642661B2 - 通信装置 - Google Patents
通信装置Info
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- JPH0642661B2 JPH0642661B2 JP59142258A JP14225884A JPH0642661B2 JP H0642661 B2 JPH0642661 B2 JP H0642661B2 JP 59142258 A JP59142258 A JP 59142258A JP 14225884 A JP14225884 A JP 14225884A JP H0642661 B2 JPH0642661 B2 JP H0642661B2
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- JP
- Japan
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- data
- address
- storage means
- input
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、送信されたデータの誤りを受信装置側にて訂
正するようにした通信方法における通信装置に関し、例
えば、超高速ファクシミリの高速チャンネル用送受信部
などに好適なものである。
正するようにした通信方法における通信装置に関し、例
えば、超高速ファクシミリの高速チャンネル用送受信部
などに好適なものである。
［従来技術］ 最近では衛星や光ケーブルを使用した広帯域通信回線の
研究が進められているが、冗長度抑圧符号化を行う場
合、画像の高品質を維持するには誤り訂正を行う必要が
ある。誤り訂正を行う制御方式としては、誤りフレーム
を再送する方式があるが、例えば衛星通信では往復約
0.6秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。
研究が進められているが、冗長度抑圧符号化を行う場
合、画像の高品質を維持するには誤り訂正を行う必要が
ある。誤り訂正を行う制御方式としては、誤りフレーム
を再送する方式があるが、例えば衛星通信では往復約
0.6秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。
次に、第１図にデータ送受信装置の一例のブロック図を
示す。本装置は、電話回線を用いてデータの送受を行う
ことを想定したものである。
示す。本装置は、電話回線を用いてデータの送受を行う
ことを想定したものである。
まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータTDATA2は送信シ
ンドロームレジスタTSR に送られ、ゲート信号G1に応答
して所定ビットの誤り訂正符号が付加される。そのデー
タはマルチプレクサPMX4を介して第１メモリM1または第
２メモリM2のいずれかに送られ、標準配列からインター
リーブ配列に変換（縦横変換）するための蓄積がなされ
る。そして、マルチプレクサMPX5を介して所定の順序で
読み出されたインターリーブ配列のデータは同期符号付
加回路SYN に送られ、先頭に同期符号が付加される。こ
こで、第１メモリM1および第２メモリM2への書き込み、
あるいは、これらメモリからの読み出しはそれぞれ独立
して作動する第１アドレスカウンタAC1 および第２アド
レスカウントAC2 によるアドレス指定の下に行われる。
する。送信しようとするデジタルデータTDATA2は送信シ
ンドロームレジスタTSR に送られ、ゲート信号G1に応答
して所定ビットの誤り訂正符号が付加される。そのデー
タはマルチプレクサPMX4を介して第１メモリM1または第
２メモリM2のいずれかに送られ、標準配列からインター
リーブ配列に変換（縦横変換）するための蓄積がなされ
る。そして、マルチプレクサMPX5を介して所定の順序で
読み出されたインターリーブ配列のデータは同期符号付
加回路SYN に送られ、先頭に同期符号が付加される。こ
こで、第１メモリM1および第２メモリM2への書き込み、
あるいは、これらメモリからの読み出しはそれぞれ独立
して作動する第１アドレスカウンタAC1 および第２アド
レスカウントAC2 によるアドレス指定の下に行われる。
一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データRDATA1として同期符号検出回
路DET に導入される。次いで、同期符号の検出に応答し
てタイミング信号発生回路GEN が付勢され、各種メモリ
のアドレス制御ならびに誤り訂正動作に必要なタイミン
グ制御が行われる。そして、送信時とは逆に、インター
リーブ配列から標準配列に戻すために、メモリM1，M2へ
の格納およびこれらメモリからの読み出しが行われる。
理を受けた後に受信データRDATA1として同期符号検出回
路DET に導入される。次いで、同期符号の検出に応答し
てタイミング信号発生回路GEN が付勢され、各種メモリ
のアドレス制御ならびに誤り訂正動作に必要なタイミン
グ制御が行われる。そして、送信時とは逆に、インター
リーブ配列から標準配列に戻すために、メモリM1，M2へ
の格納およびこれらメモリからの読み出しが行われる。
標準配列に戻されたデータは第３メモリM3および誤り位
置検出回路EDETに導入される。その結果として得られた
シンドローム（群）に基づいて、該当するビットの反転
が排他的論理和回路EXORにより行われ、訂正後のデータ
RDATA2が得られる。
置検出回路EDETに導入される。その結果として得られた
シンドローム（群）に基づいて、該当するビットの反転
が排他的論理和回路EXORにより行われ、訂正後のデータ
RDATA2が得られる。
上述した第３のメモリのアドレスは、第３アドレスカウ
ンタAC3 により指定される。また、シンドロームレジス
タ（図示せず）をクリアし、あるいは、結果として得ら
れたシンドロームをラッチするための制御信号はタイミ
ング信号発生回路GEN から与えられる。
ンタAC3 により指定される。また、シンドロームレジス
タ（図示せず）をクリアし、あるいは、結果として得ら
れたシンドロームをラッチするための制御信号はタイミ
ング信号発生回路GEN から与えられる。
このように、従来技術に係る装置にあっては、２個のイ
ンターリーブ用アドレスカウンタ、誤り訂正用メモリの
アドレスカウンタ、タイミング信号発生回路等をそれぞ
れ独立のハードウエアとして保持する必要があった。そ
の結果、装置全体の規模を大型化しなければならないと
いう欠点がみられた。
ンターリーブ用アドレスカウンタ、誤り訂正用メモリの
アドレスカウンタ、タイミング信号発生回路等をそれぞ
れ独立のハードウエアとして保持する必要があった。そ
の結果、装置全体の規模を大型化しなければならないと
いう欠点がみられた。
更に、制御タイミングの変更その他仕様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。
［目的］ 本発明の目的は、上述の点に鑑み、送信側で送信データ
をインタリーブ配列に変換して送信し、受信側でインタ
リーブ配列のデータを受信して標準配列に変換する通信
方式において、通信装置の上記変換のための回路構成を
簡略化して装置の規模を縮小すると共に、通信データ形
式の変更等にも簡単に対処し得る通信装置を提供するこ
とにある。
をインタリーブ配列に変換して送信し、受信側でインタ
リーブ配列のデータを受信して標準配列に変換する通信
方式において、通信装置の上記変換のための回路構成を
簡略化して装置の規模を縮小すると共に、通信データ形
式の変更等にも簡単に対処し得る通信装置を提供するこ
とにある。
かかる目的を達成するために、本発明の通信装置は、所
定ビットを１単位とする第１の配列のデータを順次入力
する入力手段と、該入力手段により順次入力されるデー
タのビット数を計数する計数手段と、前記入力手段によ
り入力されるデータを記憶するための第１、第２の記憶
手段と、前記計数手段による各計数値をアドレスとし
て、前記第１、第２の記憶手段の一方を前記入力される
データの書き込み先に指定し、他方をデータの読み出し
元に指定する制御情報が記憶された第３の記憶手段と、
前記計数手段による各計数値をアドレスとして、前記第
１または第２の記憶手段に前記入力されるデータを書き
込むための書き込みアドレスが記憶された第４の記憶手
段と、前記計数手段による各計数値をアドレスとして、
前記第１または第２の記憶手段よりデータを読み出すた
めの読み出しアドレスが記憶された第５の記憶手段と、
前記計数手段よりの計数値の出力に応答して、前記第３
の記憶手段の当該計数値のアドレスに記憶された制御情
報により書き込み先に指定される記憶手段の、前記第４
の記憶手段の当該計数値のアドレスに記憶された書き込
みアドレスに、前記入力されたデータを書き込むように
制御する書き込み制御手段と、前記計数手段よりの計数
値の出力に応答して、前記第３の記憶手段の当該計数値
のアドレスに記憶された制御情報により読み出し元に指
定される記憶手段の、前記第５の記憶手段の当該計数値
のアドレスに記憶された読み出しアドレスより、データ
を読み出すように制御する読み出し制御手段とを備え、
前記第１の配列のデータを、第２の配列のデータに変換
して出力することを特徴とする。
定ビットを１単位とする第１の配列のデータを順次入力
する入力手段と、該入力手段により順次入力されるデー
タのビット数を計数する計数手段と、前記入力手段によ
り入力されるデータを記憶するための第１、第２の記憶
手段と、前記計数手段による各計数値をアドレスとし
て、前記第１、第２の記憶手段の一方を前記入力される
データの書き込み先に指定し、他方をデータの読み出し
元に指定する制御情報が記憶された第３の記憶手段と、
前記計数手段による各計数値をアドレスとして、前記第
１または第２の記憶手段に前記入力されるデータを書き
込むための書き込みアドレスが記憶された第４の記憶手
段と、前記計数手段による各計数値をアドレスとして、
前記第１または第２の記憶手段よりデータを読み出すた
めの読み出しアドレスが記憶された第５の記憶手段と、
前記計数手段よりの計数値の出力に応答して、前記第３
の記憶手段の当該計数値のアドレスに記憶された制御情
報により書き込み先に指定される記憶手段の、前記第４
の記憶手段の当該計数値のアドレスに記憶された書き込
みアドレスに、前記入力されたデータを書き込むように
制御する書き込み制御手段と、前記計数手段よりの計数
値の出力に応答して、前記第３の記憶手段の当該計数値
のアドレスに記憶された制御情報により読み出し元に指
定される記憶手段の、前記第５の記憶手段の当該計数値
のアドレスに記憶された読み出しアドレスより、データ
を読み出すように制御する読み出し制御手段とを備え、
前記第１の配列のデータを、第２の配列のデータに変換
して出力することを特徴とする。
以下、図面を参照して本発明を詳細に説明する。
［実施例］ 第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで、TDATA2は送信すべ
き 120ビット長のデータ、２は７ビットの誤り訂正符号
（ハミング符号）を各データの最後に付加するための送
信シンドロームレジスタ、４はマルチプレクサ、M1およ
びM2はそれぞれ 127×16ビットのメモリである。また10
はマルチプレクサ、12はインターリーブ配列されたデー
タに32ビットの同期符号を付加する同期符号付加回路で
ある。
部を示すブロック図である。ここで、TDATA2は送信すべ
き 120ビット長のデータ、２は７ビットの誤り訂正符号
（ハミング符号）を各データの最後に付加するための送
信シンドロームレジスタ、４はマルチプレクサ、M1およ
びM2はそれぞれ 127×16ビットのメモリである。また10
はマルチプレクサ、12はインターリーブ配列されたデー
タに32ビットの同期符号を付加する同期符号付加回路で
ある。
14は回線側から送らてくる受信データRDATA1を逐次取り
込むための32ビットシフトレジスタ、16はシフトレジス
タ14の内容を監視して同期符号（フラグ）を検出するフ
ラグ検出器、18はフラグ検出に応答してブロック同期カ
ウンタ20を初期化する同期回路、ROM1〜ROM3はブロック
同期カウンタの計数出力値ならびにマイクロプロセッサ
（図示せず）から送出される送受切換信号T/R をアドレ
スとして入力する読み出し専用メモリである。
込むための32ビットシフトレジスタ、16はシフトレジス
タ14の内容を監視して同期符号（フラグ）を検出するフ
ラグ検出器、18はフラグ検出に応答してブロック同期カ
ウンタ20を初期化する同期回路、ROM1〜ROM3はブロック
同期カウンタの計数出力値ならびにマイクロプロセッサ
（図示せず）から送出される送受切換信号T/R をアドレ
スとして入力する読み出し専用メモリである。
M3はデインターリーブ配列（インターリーブ配列から標
準配列に戻された配列）されたデータを蓄積する127 ビ
ットのメモリ、22はメモリM3と同じデータを導入してシ
ンドロームを決定するための受信シンドロームレジス
タ、24は決定されたシンドロームを一時的に保持してお
くラッチ回路、ROM4はラッチ回路24の出力をアドレスと
して誤りビット位置（メモリM3のアドレス）を出力する
読み出し専用メモリである。26はメモリM3の同一のビッ
ト位置（アドレス）情報を導入し、ROM4の出力と一致し
た場合には、当該ビット位置の内容を反転させるための
排他的論理和ゲート28に論理「１」信号を送出する比較
器である。
準配列に戻された配列）されたデータを蓄積する127 ビ
ットのメモリ、22はメモリM3と同じデータを導入してシ
ンドロームを決定するための受信シンドロームレジス
タ、24は決定されたシンドロームを一時的に保持してお
くラッチ回路、ROM4はラッチ回路24の出力をアドレスと
して誤りビット位置（メモリM3のアドレス）を出力する
読み出し専用メモリである。26はメモリM3の同一のビッ
ト位置（アドレス）情報を導入し、ROM4の出力と一致し
た場合には、当該ビット位置の内容を反転させるための
排他的論理和ゲート28に論理「１」信号を送出する比較
器である。
次に、本実施例の動作を説明する。
まず、送信時には、ROM1〜ROM3から送出されるゲート信
号GATE1 に応答して送信すべきデータ(120ビット)TDATA
2 のクロックが停止され、７ビットの誤り訂正符号が付
加される。これにより、受信側では120 ビットのデータ
中１ビットのデータ誤りを訂正することが可能となる。
号GATE1 に応答して送信すべきデータ(120ビット)TDATA
2 のクロックが停止され、７ビットの誤り訂正符号が付
加される。これにより、受信側では120 ビットのデータ
中１ビットのデータ誤りを訂正することが可能となる。
127 ビットのデータはマルチプレクサ４を介しメモリM1
またはM2にいずれかにストアされる。これらメモリは標
準のデータ配列からインターリブ配列に変換するための
メモリであり、第３図に示すように、メモリの縦(X) 方
向に127 ビット単位で順次記憶されていく。そして、読
み出し時には、横(Y) 方向に16ビット単位で順次読み出
される。このことにより、標準配列からインターリーブ
配列への変換が行われる。これとは逆に受信側では、受
信データは横(Y) 方向に書き込まれ、読み出し時には縦
(X) 方向に読み出されて、再び標準配列のデータが得ら
れる。
またはM2にいずれかにストアされる。これらメモリは標
準のデータ配列からインターリブ配列に変換するための
メモリであり、第３図に示すように、メモリの縦(X) 方
向に127 ビット単位で順次記憶されていく。そして、読
み出し時には、横(Y) 方向に16ビット単位で順次読み出
される。このことにより、標準配列からインターリーブ
配列への変換が行われる。これとは逆に受信側では、受
信データは横(Y) 方向に書き込まれ、読み出し時には縦
(X) 方向に読み出されて、再び標準配列のデータが得ら
れる。
このようにインターリブ配列とすることによって、回線
伝送時に生じる16ビット以下のバースト誤りを訂正する
ことが可能となる。かかる理論は周知のことであるので
詳細な説明は省略する。
伝送時に生じる16ビット以下のバースト誤りを訂正する
ことが可能となる。かかる理論は周知のことであるので
詳細な説明は省略する。
上述のメモリM1，M2は、ROM1〜ROM3から送出されるM1／
M2切換信号に応じて2032(16 ×127)ビット毎に切換えら
れる。かくして、一方のメモリM1またはM2に書き込みが
行われている間、他方のメモリからはマルチプレクサ10
を介して同期符号付加回路12へのデータ送出が行われ
る。なお、上述のマルチプレクサ４および10は送受切換
信号T/R によっても、その接続順序を変更するよう予め
構成されている。
M2切換信号に応じて2032(16 ×127)ビット毎に切換えら
れる。かくして、一方のメモリM1またはM2に書き込みが
行われている間、他方のメモリからはマルチプレクサ10
を介して同期符号付加回路12へのデータ送出が行われ
る。なお、上述のマルチプレクサ４および10は送受切換
信号T/R によっても、その接続順序を変更するよう予め
構成されている。
マルチプレクサ10を介して読み出された送信データは、
第４図に示す如く、4064ビットごとに32ビットの同期符
号が付加されて回線側に送出される。ここで、同期符号
付加回路12に導入される同期符号およびゲート信号GATE
3 は、ROM1〜ROM3から送出される信号である。
第４図に示す如く、4064ビットごとに32ビットの同期符
号が付加されて回線側に送出される。ここで、同期符号
付加回路12に導入される同期符号およびゲート信号GATE
3 は、ROM1〜ROM3から送出される信号である。
次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。
について説明する。
受信データRDATA1はシフトレジスタ(32 ビット)14 に逐
次導入されると、フラグ検出器16によって、その16ビッ
トがフラグ（同期符号）と一致しているか否かのチェッ
クを受ける。そして、同期符号(32 ビット)が検出され
ると、4096進カウンタであるブロック同期カウンタ20は
同期回路18によって初期化（リセット）される。しか
し、データ中の32ビットが偶然同期符号と一致する場合
もあり得る。そこで、次にブロック同期カウンタ20から
キャリーが発せられるタイミングと、次の同期符号の検
出タイミングが一致しているか否かがチェックされる。
次導入されると、フラグ検出器16によって、その16ビッ
トがフラグ（同期符号）と一致しているか否かのチェッ
クを受ける。そして、同期符号(32 ビット)が検出され
ると、4096進カウンタであるブロック同期カウンタ20は
同期回路18によって初期化（リセット）される。しか
し、データ中の32ビットが偶然同期符号と一致する場合
もあり得る。そこで、次にブロック同期カウンタ20から
キャリーが発せられるタイミングと、次の同期符号の検
出タイミングが一致しているか否かがチェックされる。
かかるタイミングの一致が数回生じた場合には同期がと
れたものと判定され、ブロック同期カウンタ20の計数値
０〜4095を基準として、受信データの処理タイミングが
全て制御されることになる。従って、2032(16 ×127)ビ
ットごとにメモリM1，M2を切換えると共に、16番地飛び
ごとのアドレスを発生するためのハードウエアは不要と
なる。
れたものと判定され、ブロック同期カウンタ20の計数値
０〜4095を基準として、受信データの処理タイミングが
全て制御されることになる。従って、2032(16 ×127)ビ
ットごとにメモリM1，M2を切換えると共に、16番地飛び
ごとのアドレスを発生するためのハードウエアは不要と
なる。
シフトレジスタ14を通過した受信データは同期符号（32
ビット）を除去され、マルチプレクサ４を介してメモリ
M1，M2のいずれか一方に記憶される。すなわち、受信デ
ータはインターリブ配列となっているので、メモリM1，
M2からの読み出し順序を変更することにより、標準配列
への復帰がなされる。
ビット）を除去され、マルチプレクサ４を介してメモリ
M1，M2のいずれか一方に記憶される。すなわち、受信デ
ータはインターリブ配列となっているので、メモリM1，
M2からの読み出し順序を変更することにより、標準配列
への復帰がなされる。
このように、送信時とは逆の動作により127 ビット単位
のデータが読み出されると、マルチプレクサ10を介して
メモリM3および受信シンドロームレジスタ22に導入され
る。
のデータが読み出されると、マルチプレクサ10を介して
メモリM3および受信シンドロームレジスタ22に導入され
る。
127 ビットのデータ全てがメモリM3に格納された時点に
おいてシンドロームが確定されるので、ラッチ回路24は
シンドロームラッチ信号(ROM1 〜ROM3から送出される)
に応答して当該シンドロームを保持する。
おいてシンドロームが確定されるので、ラッチ回路24は
シンドロームラッチ信号(ROM1 〜ROM3から送出される)
に応答して当該シンドロームを保持する。
ラッチされた上記シンドロームをアドレスとするROM4か
らは、メモリM3中の誤りビットアドレスを出力する。そ
して、次の127 ビットデータがメモリM3に導入されると
同時に、メモリM3からは直前のデータが読み出される。
このとき、メモリM3のアドレス指定信号は比較器26にも
同時に供給されているので、誤りの生じているビットア
ドレスからデータが読み出されると同時に、比較器26か
ら論理レベル「１」の信号が送出される。その結果、誤
りの生じているビットの内容が反転され、訂正が行われ
る。
らは、メモリM3中の誤りビットアドレスを出力する。そ
して、次の127 ビットデータがメモリM3に導入されると
同時に、メモリM3からは直前のデータが読み出される。
このとき、メモリM3のアドレス指定信号は比較器26にも
同時に供給されているので、誤りの生じているビットア
ドレスからデータが読み出されると同時に、比較器26か
ら論理レベル「１」の信号が送出される。その結果、誤
りの生じているビットの内容が反転され、訂正が行われ
る。
誤りがない場合、すなわちシンドロームが零の場合に
は、使用されていないアドレス（零番地）がROM4から出
力されるので、比較器４から反転用出力が送出されるこ
とはない。
は、使用されていないアドレス（零番地）がROM4から出
力されるので、比較器４から反転用出力が送出されるこ
とはない。
最後に、ROM1〜ROM3の果たす機能について列挙する。
ＸアドレスおよびＹアドレスを送出する。ここで、Ｘア
ドレスが1,2,3 …2032と逐次変化している間、Ｙアドレ
スは1,17,33 …2032と16飛びに変化する（逆も同様）。
ドレスが1,2,3 …2032と逐次変化している間、Ｙアドレ
スは1,17,33 …2032と16飛びに変化する（逆も同様）。
2032ビット単位でメモリM1，M2の切換信号をマルチプレ
クサ４，10に送出する。
クサ４，10に送出する。
ブロック同期信号(32 ビット)の付加ならびに削除を制
御する。すなわち、同期信号自体の発生ならびにGATE3
信号の送出を行う。
御する。すなわち、同期信号自体の発生ならびにGATE3
信号の送出を行う。
誤り訂正用メモリM3に供給するＺアドレス(1〜127 まで
連続的に変化する)を送出する。
連続的に変化する)を送出する。
受信シンドロームレジスタ22に関する制御信号を送出す
る。すなわち、GATE2 信号により受信シンドロームレジ
スタをクリアし、シンドロームラッチ信号によりシンド
ロームをラッチする。
る。すなわち、GATE2 信号により受信シンドロームレジ
スタをクリアし、シンドロームラッチ信号によりシンド
ロームをラッチする。
送信シンドロームレジスタ２にGATE1 信号を供給し、７
ビットの誤り訂正符号を付加するタイミングを制御して
いる。
ビットの誤り訂正符号を付加するタイミングを制御して
いる。
送信時の制御タイミングと受信時の制御タイミングと切
換えるためには、送受切換信号T/R のレベルを変更する
だけでよい。
換えるためには、送受切換信号T/R のレベルを変更する
だけでよい。
［効果］ 以上説明したように、本発明によれば、送信側で送信デ
ータをインタリーブ配列に変換して送信し、受信側でイ
ンタリーブ配列のデータを受信して標準配列に変換する
通信方式において、メモリの読み出し順と書き込み順を
変更することでデータ配列を変換するようにし、かかる
メモリを２つ用意し、一方のメモリへの書き込み中に、
他方のメモリより読み出しを並行して実行し、変換を高
速に行なうようにし、この書き込み及び読み出しの対象
となるメモリを指定するための制御情報と、読み出しア
ドレスと、書き込みアドレスとが、１つの計数手段の計
数値をアドレスとして、それぞれを記憶する記憶手段か
ら得られるので、これらのアドレス及び制御情報を得る
ために複数の計数手段を設ける必要がなく、回路構成が
簡略化でき、装置の規模を縮小することができるという
効果がある。
ータをインタリーブ配列に変換して送信し、受信側でイ
ンタリーブ配列のデータを受信して標準配列に変換する
通信方式において、メモリの読み出し順と書き込み順を
変更することでデータ配列を変換するようにし、かかる
メモリを２つ用意し、一方のメモリへの書き込み中に、
他方のメモリより読み出しを並行して実行し、変換を高
速に行なうようにし、この書き込み及び読み出しの対象
となるメモリを指定するための制御情報と、読み出しア
ドレスと、書き込みアドレスとが、１つの計数手段の計
数値をアドレスとして、それぞれを記憶する記憶手段か
ら得られるので、これらのアドレス及び制御情報を得る
ために複数の計数手段を設ける必要がなく、回路構成が
簡略化でき、装置の規模を縮小することができるという
効果がある。
また、通信データ形式の変更等にも、記憶手段の記憶内
容の変更により、簡単に対処し得るという効果がある。
容の変更により、簡単に対処し得るという効果がある。
第１図は従来技術を説明するブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図はインターリーブの概念を説明する図、 第４図（Ａ）〜（Ｃ）は本実施例におけるデータフォー
マットを示す図である。 ２……送信シンドロームレジスタ、 4,10……マルチプレクサ、 M1,M2,M3, ……メモリ、 ROM1,ROM2,ROM3,ROM4 ……読み出し専用メモリ、 12……同期信号付加回路、 14……シフトレジスタ、 16……フラグ検出器、 18……同期回路、 20……ブロック同期カウンタ、 22……受信シンドロームレジスタ、 24……ラッチ回路、 26……比較器、 28……排他的論理和回路。
マットを示す図である。 ２……送信シンドロームレジスタ、 4,10……マルチプレクサ、 M1,M2,M3, ……メモリ、 ROM1,ROM2,ROM3,ROM4 ……読み出し専用メモリ、 12……同期信号付加回路、 14……シフトレジスタ、 16……フラグ検出器、 18……同期回路、 20……ブロック同期カウンタ、 22……受信シンドロームレジスタ、 24……ラッチ回路、 26……比較器、 28……排他的論理和回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鉄谷 信二 神奈川県横須賀市武１丁目2356番地 日本 電信電話公社横須賀電気通信研究所内 (72)発明者 渡辺 朝雄 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 木谷 茂寿 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (56)参考文献 特開 昭54−12213（ＪＰ，Ａ) 特開 昭58−100549（ＪＰ，Ａ) 特開 昭57−76939（ＪＰ，Ａ)
Claims (2)
- 【請求項１】所定ビットを１単位とする第１の配列のデ
ータを順次入力する入力手段と、 該入力手段により順次入力されるデータのビット数を計
数する計数手段と、 前記入力手段により入力されるデータを記憶するための
第１、第２の記憶手段と、 前記計数手段による各計数値をアドレスとして、前記第
１、第２の記憶手段の一方を前記入力されるデータの書
き込み先に指定し、他方をデータの読み出し元に指定す
る制御情報が記憶された第３の記憶手段と、 前記計数手段による各計数値をアドレスとして、前記第
１または第２の記憶手段に前記入力されるデータを書き
込むための書き込みアドレスが記憶された第４の記憶手
段と、 前記計数手段による各計数値をアドレスとして、前記第
１または第２の記憶手段よりデータを読み出すための読
み出しアドレスが記憶された第５の記憶手段と、 前記計数手段よりの計数値の出力に応答して、前記第３
の記憶手段の当該計数値のアドレスに記憶された制御情
報により書き込み先に指定される記憶手段の、前記第４
の記憶手段の当該計数値のアドレスに記憶された書き込
みアドレスに、前記入力されたデータを書き込むように
制御する書き込み制御手段と、 前記計数手段よりの計数値の出力に応答して、前記第３
の記憶手段の当該計数値のアドレスに記憶された制御情
報により読み出し元に指定される記憶手段の、前記第５
の記憶手段の当該計数値のアドレスに記憶された読み出
しアドレスより、データを読み出すように制御する読み
出し制御手段とを備え、前記第１の配列のデータを、第
２の配列のデータに変換して出力することを特徴とする
通信装置。 - 【請求項２】前記入力手段より入力されるデータ中より
同期符号を検出する検出手段と、 該検出手段による前記同期符号の検出に応答して、前記
計数手段の計数動作を開始するように制御する制御手段
とを備えたことを特徴とする特許請求の範囲第１項記載
の通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142258A JPH0642661B2 (ja) | 1984-07-11 | 1984-07-11 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142258A JPH0642661B2 (ja) | 1984-07-11 | 1984-07-11 | 通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123435A JPS6123435A (ja) | 1986-01-31 |
| JPH0642661B2 true JPH0642661B2 (ja) | 1994-06-01 |
Family
ID=15311140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142258A Expired - Lifetime JPH0642661B2 (ja) | 1984-07-11 | 1984-07-11 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642661B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692438B2 (ja) * | 1991-07-15 | 1997-12-17 | 日本電気株式会社 | フレーム同期回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412213A (en) * | 1977-06-17 | 1979-01-29 | Nec Corp | Channel converter |
| JPS5776939A (en) * | 1980-10-30 | 1982-05-14 | Mitsubishi Electric Corp | Event pulse generator |
| JPS58100549A (ja) * | 1981-12-09 | 1983-06-15 | Mitsubishi Electric Corp | 時分割多方向多重送信機の多方向同期回路 |
-
1984
- 1984-07-11 JP JP59142258A patent/JPH0642661B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123435A (ja) | 1986-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |