EP0006478B1 - Dispositif programmable de verrouillage de signaux de commande dans un système de traitement de données - Google Patents

Dispositif programmable de verrouillage de signaux de commande dans un système de traitement de données Download PDF

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EP0006478B1
EP0006478B1 EP79101713A EP79101713A EP0006478B1 EP 0006478 B1 EP0006478 B1 EP 0006478B1 EP 79101713 A EP79101713 A EP 79101713A EP 79101713 A EP79101713 A EP 79101713A EP 0006478 B1 EP0006478 B1 EP 0006478B1
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EP
European Patent Office
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circuits
instruction
input
latch
register
Prior art date
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EP79101713A
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EP0006478A1 (fr
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Peter Tappen Fairchild
Joel Calvin Leininger
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/342—Extension of operand address space
    • G—PHYSICS
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    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode

Definitions

  • the invention relates to a programmable device for locking control signals in a data processing system.
  • Control signal latch circuits are controlled using a single instruction to allow the system to perform various internal and / or external control functions.
  • the memory addressing capacity of a microprocessor is a good example of the problem under consideration. As with all processors, a decision must be made regarding the number of bits in an instruction that will be allocated for memory addressing purposes. The greater the number of bits in a memory address, the greater the amount of memory that can be addressed. However, the greater the number of addressing bits, the greater the quantity of circuits that must be provided for addressing purposes. Also, in the case of microprocessors, one generally chooses a memory address having a relatively small number of bits in comparison with the previous practices concerning processors of larger dimensions. A more or less conventional choice consists in using a 12-bit memory address. This allows the direct addressing of a number of memory positions up to 4096. This is not a very large storage volume and, in many applications, it would be desirable to provide the microprocessor far greater storage capacity and indirectly increase the number of address bits available to address memory.
  • US-A-3,395,392, issued July 30, 1968 describes a programmable device for locking memory address control signals in a data processing system having at least two or two memory units parts of a memory.
  • This device comprises a number of bistable locking circuits with two inputs controlled by the binary output signals of an A register containing a modifier character when a special instruction is decoded during the execution of the system program.
  • Each of the two inputs of a locking circuit is connected to the output of an AND logic circuit with two inputs.
  • the first AND circuit receives on its first input a binary signal of a predetermined bit position of register A to switch the latch circuit.
  • the second AND circuit receives on its first input a binary signal from another predetermined bit position of register A to reset the latch circuit.
  • either of the two AND circuits is activated when a special instruction is detected in the system operation register, causing the appearance of a binary signal on the second input of the first and second AND circuits.
  • Each latch circuit has two outputs, each one being connected to the first input of another AND circuit with two inputs delivering control signals to the addressing circuits of the memory units.
  • the second input of these AND circuits receives the chronology signals from the system.
  • Each bistable locking circuit described in this patent therefore requires an AND logic circuit on each of its two inputs and each of its two outputs, ie a total of four AND logic circuits.
  • the present invention makes it possible to considerably reduce the number of logic circuits in a programmable device for locking control signals.
  • Each of the locking circuits used in this device requires only one logic circuit AND on only one of its two inputs.
  • the invention uses a bistable locking circuit with two inputs, one receiving a binary data signal, the other a loading signal controlling the loading, in the locking circuit, of the binary data signal.
  • the output of this locking circuit delivers at least one control signal to the data processing system.
  • Link circuits connect each of the data inputs of the latch circuits to a position of a first of two groups of predetermined bit positions of the instruction register.
  • Each of the interlock circuit loading inputs has an AND logic circuit with three inputs.
  • the first input is connected to a position of the second group of predetermined bit positions of the instruction register, the second input being connected to the decoder decoding the operation code of the instruction contained in the instruction register, the third input receiving a timing signal.
  • the output of each of these AND circuits is connected to the loading input of a corresponding locking circuit so that at a predetermined time in the machine cycle of the system, the locking circuits designated by the positions of the second group of bit positions of the instruction register are loaded with the bit values designated by the corresponding positions of the first group of bit positions when a predetermined operation code is decoded by the decoder.
  • the invention makes it possible to produce a programmable device for locking control signals, of relatively simple construction and making it possible to widen the possibilities of control and addressing in a data processing system.
  • the invention therefore provides a control signal locking device reducing the limitations or shortcomings of the prior art in an efficient and flexible manner and with a minimum of circuits.
  • the invention provides a new and improved control device which can be used, for example, to increase the memory address volume of a processor beyond the maximum volume addressable by the memory address, this maximum volume being limited. by the length of the memory address (i.e. the number of address bits) used by the various program instructions.
  • the memory addressing volume can be multiplied by 2, 4, 8 or 16 with few circuits added and very little effect on the performance of the processor.
  • the invention can also be used in data processors to provide various internal or external control functions in a more economical and efficient manner than in systems of the prior art.
  • the present invention relates to control devices and memory addressing devices in data processing systems and, although not limited to this use, more particularly in microprocessors and micro-control units and the like similar devices.
  • FIG. 1 shows a programmable device for locking control signals produced according to the present invention for supplying various control signals for a data processing system.
  • the term "command is used here in its broadest sense and, among other things, includes the command to address memory and select memory areas.
  • This programmable control signal locking device is designed to be used in a data processing system which includes various data transfer elements for the manipulation of data signals, a storage or memory unit or a subsystem storage for storing instructions and data, a memory address register for addressing the storage unit, an instruction register for receiving instructions extracted from the storage unit storage and control circuits coupled to the instruction register for controlling the elements rnents for data transfer and reading of instructions from the storage unit.
  • the programmable control signal locking device of FIG. 1 comprises several locking circuits 11, 12, 13 and 14. Each of these locking circuits 11, 12, 13 and 14 comprises a data input, 1,3, 5 or 7, for the reception of a binary data signal, and a loading input, 2, 4, 6 or 8, for the reception of a loading signal causing the loading of the binary data signal in the latch circuit and at least one output providing a control signal for the data processing system.
  • the outputs are referenced X1, X2, X3 and X4, respectively.
  • the control latch also includes circuits for coupling the data inputs of the latch circuits 11, 12, 13 and 14 to particular bit positions of a first set of bit positions of an instruction register 15. This first set of bit positions is represented by the bit positions W, X, Y and Z.
  • bit position W is coupled to the latch circuit 11, the bit position X to the latch circuit 12, the position from b i t Y to latch 13 and position Z to latch 14.
  • Bit positions W, X, Y and Z provide the binary values which can be loaded into the respective latch circuits and can be considered as forming the data field of the operative part of the new instruction described here.
  • the instruction register 15 receives one instruction at a time from the main storage unit of the data processor.
  • a new instruction is added to the instruction directory of the data processor.
  • This instruction can be called "command lock loading instruction”.
  • a characteristic predetermined operation code, designated CODE OP in register 15, is assigned to distinguish this instruction from the various other types of instructions in the instruction repertoire.
  • the other bits A, B, C, D, W, X, Y and Z of this command lock loading instruction constitute the operand part of the instruction and provides the "addressing and" particular characteristic data functions associated with the control lock.
  • bits A to D constitute an "address” field and bits W to Z constitute a "data" field.
  • the programmable control signal locking device of FIG. 1 further comprises circuits coupled to the instruction register 15 and responding to the appearance therein of an instruction comprising the operation code “loading of locking of command »predetermined to deliver a loading signal to the loading input of one or more locking circuits 11, 12, 13 and 14.
  • This circuit includes the decoding circuit 16 coupled to the instruction register 15 for detection the appearance in this one of the operation code "loading command lock •. When this operation code is detected, a decoding signal is generated on 10 at the output of the decoder 16.
  • the circuits provided for delivering a loading signal also include several logic circuits represented by AND circuits 17, 18, 19 and 20.
  • Each of these AND circuits 17, 18, 19 and 20 has a first input which is coupled to a position of particular bit in a second set of bit positions of the instruction register 15. This second set of bit positions is represented by the bit positions A, B, C and D which, as indicated, can be considered as the field d address of the operand part of the new instruction.
  • Bit position A is coupled to the first input of AND circuit 17, bit position B to first input of AND circuit 18, bit position C to first input of AND circuit 19, and bit position D at the first input of the AND circuit 20.
  • the second inputs of the AND circuits 17, 18, 19 and 20 are each coupled to the output of the decoder 16 to receive the decoding signal from this decoder.
  • the processor with which the control locking device is used operates in repetitive chronological cycles also called "machine cycles".
  • machine cycles Each of these machine cycles is subdivided into a series of time intervals of equal length and a chronology pulse is delivered for each of these time intervals.
  • the machine cycles of the data processor are subdivided into twelve time intervals referenced TO to T11 as shown in FIG. 6.
  • One of these chronology pulses for example the pulse of Chronology T11 appearing at the end of a machine cycle, is delivered, via 9, to a third input from each of the AND circuits 17, 18, 19 and 20.
  • the outputs of the AND circuits 17, 18, 19 and 20 are coupled to the loading inputs of the various locking circuits 11, 12, 13 and 14.
  • the output of the AND circuit 17 is coupled to the loading input of the locking 11, the output of the AND circuit 18 at the loading input of the locking circuit 12, the output of the AND circuit 19 at the loading input of the locking circuit 13 and the output of the AND circuit 20 at the input of loading the locking circuit 14.
  • any given circuit of circuits 17, 18, 19 and 20 will issue a load signal to its corresponding latch circuit when three conditions are simultaneously met, i.e., when its instruction register bit position in the set ABCD is at level “1 binary, when the decoder 16 detects a command locking loading instruction, and finally when the timing pulse T11 is present.
  • the AND circuit 17 will deliver a loading signal to the latch circuit 11 when the bit position A is at level 1, the output of the decoder 16 is at level 1, and the pulse T1 on 9 is at level 1. If one or more of these inputs are not at level 1, no loading signal will be delivered to the locking circuit 11.
  • the bit positions A, B, C and D of the command lock loading instruction determine which of the locking circuits 11, 12, 13 and 14 will be loaded during any given appearance of this instruction.
  • the locking circuits to be loaded will have a binary 1 value in their respective positions of the bit positions A, B, C and D.
  • the locking circuits which are not to be loaded will have a "binary 0 in their corresponding positions of the positions A, B, C and D. If no loading signal is delivered to a locking circuit, it then remains unchanged and retains its previous value. If a latch circuit is to be loaded, the value loaded therein is determined by the binary value of its corresponding position among the bit positions W, X, Y and Z of the command lock loading instruction.
  • bit position W contains a binary value 1
  • a loading signal at the output of the AND circuit 17 will then cause the loading of a value "binary 1 in the latch circuit 11.
  • bit position W contains a "binary 0" value
  • a loading signal appearing at the output of the AND circuit 17 will cause the loading of a "binary 0" value in the latch circuit 11.
  • the format of the command lock loading instruction shown in Figure 1 allows any one, two, three or four circuits of the programmable lock circuits 11, 12, 13 and 14 to be modified and each latch circuit to be modified can be passed either to the "binary 0" state or to the binary "1" state, as desired.
  • Each time that the programmer wishes to modify one or more of these flip-flops he simply introduces into the program an instruction for loading of control lock with the appropriate coding in its bit positions A, B, C, D, W, X, Y and Z.
  • this instruction is issued to the register instruction 15, the rocker or rockers desired will be modified in the planned way.
  • the output lines X1, X2, X3 and X4 of the latch circuits 11, 12, 13 and 14, respectively, can be used for various commands in the data processing system in which these flip-flops are arranged.
  • These latch circuits can be used for the selection of memory pages, the direct control of external devices or circuits, or the selection of various internal processor functions. Some specific examples will be given below.
  • An advantage of the present invention lies in the fact that different flip-flops among these control flip-flops can be used for completely different control functions in the system.
  • two of the flip-flops could be used for the selection of memory pages while a third would be used for the control of an external device and a fourth would be used for the control of an internal processor function.
  • one of these control flip-flops can be modified without knowing or changing the state of the other control flip-flops, different sections of the program controlling a particular control flip-flop can be completely independent of the programs controlling the other scales.
  • the latch circuit shown in Figure 2 uses AND circuits and inverter circuits and operates to lock the output line to the same binary value as that present on the data input line when the trailing edge appears a negative loading pulse (-CHARGT) delivered on the loading input line. If this form of construction is used for each of the latch circuits 11, 12, 13 and 14, negative charging pulses can be obtained, for example, by using an AND circuit in place of each of the AND circuits 17, 18, 19 and 20.
  • the locking circuit shown in the figures includes a rocker circuit, two AND circuits and an inverter circuit. In this case, a positive loading pulse is used at the loading input.
  • locking circuit indicates any circuit or combination of circuits producing a bistable characteristic and comprising a data input for the reception of a binary signal and a loading input for the reception of 'a loading signal causing the loading of the binary signal in the latching circuit.
  • FIG. 4 it can be seen that this represents the main data transfer elements and their interconnections in the case an improved high performance microprocessor. With certain minor exceptions, this same general type of microprocessor construction is presented and described in U.S. Patent No. 4,038,642.
  • the microprocessor in Figure 4 includes a main storage unit 22 for i storage of program instructions and data. A program is executed by reading its Instructions in the main storage unit 22, in a sequential manner and placing them, one by one in an instruction register 23. This instruction register 23 corresponds to the register d instruction 15 of figure 1.
  • the address of the next instruction is in an instruction address register 24.
  • the address of the next instruction in register 24 is placed in a memory address register 25 in order to address the following instruction in main memory 22.
  • the address in register 25 is transferred to the addressing circuits of the main memory 22 during the execution of the current instruction to ensure a pre-extraction of the next instruction.
  • the next instruction is extracted during the cycle during which the current instruction is executed.
  • the address in the register 25 is transferred to the addressing circuits of the main memory 22, it is also incremented by an incrementing unit 26 and the incremented address is placed in the register 24 to provide the address of the next instruction.
  • a branch instruction is placed in the instruction register 23
  • a branch address is then issued from the instruction register 23 (or from the register 28) to the register 25 in order to extract the following instruction. If a later return to the original connection point is desired, the content of the register 24 will then, at this instant, be placed in a link register 27 to allow a subsequent return to the instruction following the program point from from which the connection was made.
  • the data address is, in these cases, obtained either from a data address register 28 or from an address register auxiliary data 29.
  • the address obtained from register 28 or from register 29 is placed in register 25, then transferred to the addressing circuits of the main memory 22.
  • this address is incremented by the unit increment 26 and the incremented address is returned to the appropriate address register 28 or 29 from which the uncremented address was obtained.
  • register 28 (or register 29) performs the same function for the data as that provided by register 24 for instructions.
  • the microprocessor of FIG. 4 communicates with the outside world by means of three groups of conductors, namely, a group of data input conductors (DBI), a group of data output conductors (DBO) and a group of address output conductors (ABO).
  • the group of address output conductors delivers a multi-bit code (for example 8 bits) which is used to select the external register or other circuit element whose data must be placed on the group of input input conductors. or alternatively, who should receive the data present on the group of data output conductors.
  • the incoming data, received on the group of data entry conductors, is placed in the register 30 and in the register 31. From there, the incoming data can be delivered directly to the main memory 22 by the conductor 32 or delivered by means of an arithmetic and logic unit 33 to a local storage unit 34.
  • the local memory 34 is formed of a stack of addressable working registers for temporarily retaining the data or other operands during their manipulation by the microprocessor.
  • the local memory 34 is addressed by means of one or more appropriate address fields contained in the instruction located in the instruction register 23 and transferred by 21 to the addressing circuits of this memory. For conventional "register to register" operation, the instruction will include two local storage address fields, one for each of the two operands that must be involved in the operation.
  • the data (or other operands) contained in the local memory 34 are read by means of an assembly circuit 35 and are placed in one or the other of the registers 30 and 31.
  • the content of register 30 is added to the content of register 31 by unit 33 and the result is re-stored in local memory 34.
  • the content of register 30 and that of register 31 can be placed on the group of DBO data output conductors to be transferred to the appropriate register in the equipment to which the microprocessor is connected. It is also possible that the contents of register 30 and register 31 can be transferred by means of the appropriate instruction to main memory 22 via the storage conductor 32.
  • the data When the data is read from the main memory 22, it is delivered by means of an assembler 35 to the register 30 and to the register 31. From there, the data can be delivered by means of the unit 33 and of the conductors 39 to the local memory 34 or alternatively, can be placed on the group of data output conductors DBO from the register 30 and the register 31.
  • Each instruction set up in the instruction register 23 includes an operation code field. This field is issued by the conduc tor 38 to a decoder 36 which also receives the timing pulses TO to T1 from the chronology generator 37.
  • the decoder 36 decodes the operation code and delivers the appropriate control signals, at the appropriate times, to the various control gates data transfer (not shown) and to the appropriate registers for obtaining the desired movement of data or other operands for this particular instruction.
  • the decoder 36 also delivers the appropriate signals to the unit 33 to indicate to it that it must carry out an addition or a subtraction or any other logical operation.
  • the main storage unit or main storage subsystem 22A in the figure includes four storage areas, referenced page 1, page 2, page 3 and page 4, each of these pages having a storage capacity corresponding to that of the main storage unit 22 of FIG. 4.
  • the base memory address register 25 is a register of twelve-bit storage retaining the twelve bits contained in the memory address field of instructions which include a memory address field.
  • the microprocessor offers a possibility of addressing basic memory of twelve bits.
  • the registers 24 and 28 are also twelve-bit registers.
  • This twelve-bit base address can address a memory range from zero to 4095 bytes, in which each byte includes eight bits.
  • each page of the main memory 22A has a storage capacity of 4096 bytes and this capacity corresponds to the possibility of maximum memory addressing of the base memory address register 25.
  • flip-flops correspond for example to flip-flops 11 and 12 from there Figure 1.
  • the loading of these flip-flops 11A and 12A of Figure 5 is respectively controlled by the AND circuits 17 and 18 which are similar to the AND circuits bearing the same reference in Figure 1.
  • the decoder 36A can be considered as being a part of the decoder 36 of FIG. 4 with the exception of the fact that it further presents a possibility of the decoder 16 of FIG. 1 which is to generate an output signal when a lock-out loading operation code of command is detected in the instruction register 23.
  • the programmable control flip-flops 11A and 12A deliver addressing control signals and the microprocessor includes storage area selection circuits coupled to the main storage subsystem 22A and responding to these addressing control signals for determine the particular storage area or page of memory that is accessed.
  • This storage area selection circuit comprises a decoder 40 which decodes the two-bit code delivered by the two output lines 43 and 44 of the locking circuits and excites one of its four output lines 45, 46, 47 and 48 page selection.
  • These decoder 40 page selection output lines lead to and select different zones of the page zones in the main memory 22A. Since only one line of the page selection lines can be excited at any given time, only one area of the four possible storage areas can be accessed at this time.
  • the storage address in register 25 is effective only for the particular storage page for which the page selection line has been energized.
  • the outputs of flip-flops 11A and 12A deliver a two-bit code of 00
  • the selection line of page 1 is excited and the address in register 25 is transferred to the address circuit of the page 1.
  • the outputs of flip-flops 11A and 12A deliver a code value of 01
  • the selection line on page 2 is then excited and the address in register 25 is transferred to the addressing circuit on page 2. Similar considerations apply on pages 3 and 4 for other possible binary lock output codes 10 and 11.
  • command lock loading instructions When it is desired to use different memory pages during the execution of a program, it is simply necessary to introduce command lock loading instructions into the program at the appropriate points, the bit positions A, B, W and X in these instructions showing the appropriate coding for the selection of the desired memory page.
  • the command lock loading instruction may be more appropriately called "memory page selection instruction”.
  • the main memory addressing capacity of the microprocessor can be further increased by using three or four flip-flops instead of the two shown in Figure 5.
  • the use of three flip-flops allows the selection of eight pages of main memory while the use of four command flip-flops allows the selection of sixteen pages of main memory.
  • the third and fourth control flip-flops and their associated AND circuits are connected in the manner shown in FIG. 1, the outputs of the three or four locking circuits leading to the extended decoding circuit 40 capable of deco der either a three-bit code or a four-bit code and correspondingly having eight or sixteen page selection output lines.
  • Chronology Pulse appearing at the end or near the end of the machine cycle to condition the control flip-flops is intended to allow the completion of an additional memory cycle during which a branch instruction can be set up in the instruction register 23 so as to deliver a connection address to the memory address register 25 before the change of state of the control flip-flop takes effect.
  • This not only allows the page to be changed but also the address of the page to be changed at the same time. In other words, the two changes become effective at the same time for the same memory reference even if they were made by two sequential instructions.
  • the cycle N represents the machine cycle during which the command lock loading instruction is in the instruction register 23 while the cycle N + 1 represents the next cycle during which the branch instruction is in the instruction register 23.
  • the load pulse the register 23 of the N cycle (CHARGT 23 - 1st line in Figure 6)
  • the instruction loading command lock or memory page selection is loaded into the instruction register 23 during the time interval T0.
  • the impulse loading of the register 25 of the N cycle loads the contents of register 24 in the register memory address 25 at time T2, assuming that the decoder 36A delivers the appropriate decoding output, on the conductor 50, for the excitation of the control gate represented by the AND circuit 41.
  • This address of register 24 is the address of the following instruction which, in this case, is the desired branching instruction for cycle N + 1.
  • the address in register 25 is transferred to the addressing circuit of the main memory 22A at time T8. This initiates access to the main memory 22A and shortly after, the addressed instruction appears at the output of the main memory 22A.
  • the following instruction (to be executed during the cycle N + 1) is extracted in advance during the execution of the current instruction during the cycle N.
  • connection instruction is set up in the instruction register 23 at the time TO of the cycle N + 1.
  • the decoder 36A identifies it as a connection instruction and excites the output line 49 and unconditions the output line 50. This causes the excitation of the control gate represented by the AND circuit 42 which, in turn, allows the memory address to branch contained in the branch instruction to pass to the entry of the memory address register 25.
  • this branch address is set up in the register 25 at the time T2 of cycle N + 1. This connection address is then transferred to the addressing circuit of the main memory 22A at time T8, as indicated by the memory selection pulse of cycle N + 1.
  • the new state of the scales of control 11A and 12A however made t effect so that this connection address is transferred to the addressing circuit for the newly selected page in the main memory 22A.
  • the internal page or move address for the new page is also changed, the two changes taking effect at the same time, namely, during access to the memory starting at time T8 of cycle N + 1.
  • the instruction to be executed during cycle N + 2 comes from the memory page newly selected and extracted in advance during cycle N + 1.
  • Patent No. 78 36052 filed in France by the applicant on December 5, 1978 describes in detail a microprocessor of the type shown in FIG. 4.
  • This patent also presents flip-flops corresponding to flip-flop 11A and flip-flop 12A in FIG. 5 and describes their use to extend the address range of the main memory. It does not however present the available sitive described here to condition or restore the scales. But it indicates that the first rocker is conditioned by a first instruction and is restored by a second instruction and that the second rocker is conditioned by a third instruction and restored by a fourth instruction. It does not present or describe the AND circuits 17 and 18 or the use of a special instruction comprising the bits A, B, W and Z.
  • the command lock loading instructions having two different characteristic operation codes are used.
  • One of these operation codes indicates an instruction for loading a first set and is detected by a decoder 58 to generate a decoder signal on the output line 67 of the decoder.
  • the second of these characteristic operation codes indicates an instruction to load a second set and is detected by the decoder 58 to generate a decoder signal on the output line 68 of the decoder.
  • control flip-flops 51 to 56 are divided into two overlapping assemblies.
  • the first set is formed by flip-flops 51 to 54 and the second set is formed by flip-flops 53 to 56.
  • the output of the decoder on line 67 is supplied to the second input of AND circuits 61 to 64 (for the last two circuits, by through the OR circuit 59) in order to allow any one (or more) of the four flip-flops 51 to 54 in the first set to be loaded, according to the binary values located in the bit positions A, B , C and D of the instruction.
  • the output of the decoder on line 68 is delivered to a second set of AND circuits 63 to 66 (for the first two circuits, by the OR circuit 59) to allow one (or more) of the circuits lock 53 to 56 of the second set to be loaded, following, as before, the binary values contained in the bit positions A, B, C and D of the instruction.
  • the particular binary value loaded in any given flip-flop is determined by the binary value in one of the particular bit positions W, X, Y and Z of the instruction register to which its data input is connected.
  • the chronology of the loading of all the locking circuits is controlled by the chronology pulse T1 which is delivered to the six AND circuits 61 to 66.
  • FIG. 7 also shows an example of the various possible uses of the programmable control flip-flops 51 to 56.
  • flip-flops 51 and 52 are used for the selection of main memory pages.
  • their outputs are connected to a decoder 70 whose four page selection output lines lead to a main memory subsystem such as the main memory subsystem 22A of FIG. 5.
  • control flip-flops 53 and 54 are used for the selection of local memory pages. As such, their outputs are connected to a decoder 71 and the four page selection output lines of the decoder 71 lead to the addressing circuits of a local storage unit such as those of the local memory 34 of FIG. 4 In this case, the local memory 34 would be four times larger than originally.
  • the original size may have been provided so as to include, for example, 32 separately addressable working registers, this set of 32 registers being able to be considered as forming a "page" of local memory.
  • four of these local memory pages can be used, the page which is in use at any given time being determined by the binary states of the control flip-flops 53 and 54.
  • Such a local page memory structure allows different pages of local memory to be provided for different operations in the microprocessor, the end result being reduced data processing time.
  • control flip-flops 55 and 56 and their respective outputs 60 and 69 are used to deliver control signals for the direct control of one or more external devices which can be coupled or associated with the microprocessor.
  • control flip-flops 55 and 56 could be used to control the selection of internal processor functions.
  • these control flip-flops 55 and 56 could be used to control the selection of the data address register 28 or of the auxiliary data address register 29 to deliver a data address to the register 25.
  • the command toggle command instruction comprising the first operation code exciting the line 67 is used to change the main memory page or the local memory page or both.
  • the command rocker load instruction comprising the second operation code exciting line 68, is on the other hand, used to change the local memory page or the command signals delivered to the external device or both.
  • Figure 7 is intended to illustrate the flexibility of the programmable control signal locking device of the present invention.
  • Various other uses of programmable control flip-flops may come to mind of those skilled in the art and will not be discussed here. It is sufficient to say that the present invention makes it possible to produce an advantageous device. relatively simple and straightforward construction geux allowing to widen the possibilities of control and addressing of various types of data processors.

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Description

    Domaine technique de l'invention
  • L'invention concerne un dispositif programmable de verrouillage de signaux de commande dans un système de traitement de données.
  • Des circuits de verrouillage de signaux de commande sont commandés à l'aide d'une seule instruction pour permettre au système de réaliser des fonctions diverses de commandes internes et/ou externes.
    • Etat et appréciation de la technique
  • Les systèmes de traitement de données actuels sont formés de microplaquettes à circuits intégrés du type LSI (intégration à haute densité). L'objectif normal est de disposer tous les circuits sur un nombre de microplaquettes aussi faible que possible. En raison des limitations de volume et des compromis qui doivent être acceptés pour disposer ces circuits et leur câblage sur une microplaquette particulière, les systèmes réalisés actuellement présentent des possibilités quelque peu limitées en ce qui concerne le volume de mémoire qui peut être adressé et le nombre de fonctions de commande internes et externes indépendantes et de fonctions de sélection qui peuvent être assurées.
  • La capacité d'adressage de mémoire d'un microprocesseur constitue un bon exemple du problème considéré. Comme pour tous les processeurs, une décision doit être prise en ce qui concerne le nombre de bits dans une instruction qui seront attribués à des fins d'adressage de mémoire. Plus grand est le nombre de bits dans une adresse de mémoire, plus grand est le volume de mémoire pouvant être adressé. Cependant, plus grand est le nombre de bits d'adressage, plus grande est la quantité de circuits qui doit être prévue à des fins d'adressage. Aussi, dans le cas des microprocesseurs, choisit-on généralement une adresse de mémoire ayant un nombre relativement faible de bits par comparaison aux pratiques antérieures concernant des processeurs de dimensions plus importantes. Un choix plus ou moins classique consiste à utiliser une adresse de mémoire à 12 bits. Ceci permet l'adressage direct d'un nombre de positions de mémoire pouvant atteindre 4096. Il ne s'agit pas là d'un volume d'emmagasinage très important et, dans de nombreuses applications, il serait souhaitable d'assurer au microprocesseur une capacité d'emmagasinage bien plus importante et d'augmenter indirectement le nombre de bits d'adresse disponibles pour adresser la mémoire.
  • Il est par allieurs connu d'utiliser des circuits délivrant des signaux de commande internes ou externes diverses dans les systèmes de traitement de données. De tels circuits sont décrits par exemple dans le manuel IBM intitulé « IBM System/370 - Principles of Operation. GA 22.7000.3 - pages 9-30-32 ». Les registres de commande (control registers) décrits dans ce manuel comportent un certain nombre de positions de bits assignées à diverses commandes du système et utilisées pour spécifier si une certaine opération peut être effectuée ou pour fournir une information spéciale relative à la commande concernée. Ces registres de commande peuvent être chargés à partir de la mémoire principale au moyen d'une instruction de commande de chargement sans qu'il soit possible de modifier un bit particulier indépendamment des autres.
  • Le brevet US-A-3 395 392, délivré le 30 juillet 1968, décrit un dispositif programmable de verrouillage de signaux de commande d'adressage de mémoire dans un système de traitement de données pourvu d'au moins deux unités de mémoire ou de deux parties d'une mémoire. Ce dispositif comporte un certain nombre de circuits de verrouillage bistables à deux entrées commandés par les signaux binaires de sortie d'un registre A contenant un caractère modificateur lorsqu'une instruction spéciale est décodée au cours de l'exécution du programme du système.
  • Chacune des deux entrées d'un circuit de verrouillage est reliée à la sortie d'un circuit logique ET à deux entrées. Le premier circuit ET reçoit sur sa première entrée un signai binaire d'une position de bit prédéterminée du registre A pour faire basculer le circuit de verrouillage. Le deuxième circuit ET reçoit sur sa première entrée un signal binaire d'une autre position de bit prédéterminée du registre A pour remettre à zéro le circuit de verrouillage. Suivant la valeur binaire du signal binaire reçu du registre A, l'un ou l'autre des deux circuits ET est activé lorsqu'une instruction spéciale est détectée dans le registre d'opération du système, provoquant l'apparition d'un signal binaire sur la deuxième entrée des premier et deuxième circuits ET.
  • Chaque circuit de verrouillage comporte deux sorties, chacune étant connectée à la première entrée d'un autre circuit ET à deux entrées délivrant des signaux de commande aux circuits d'adressage des unités de mémoire. La deuxième entrée de ces circuits ET reçoit les signaux de chronologie du système.
  • Chaque circuit de verrouillage bistable décrit dans ce brevet exige donc un circuit logique ET sur chacune de ses deux entrées et chacune de ses deux sorties soit au total quatre circuits logiques ET.
    • Exposé de l'invention
  • La présente invention, telle qu'elle est caractérisée dans les revendications, permet de réduire considérablement le nombre de circuits logiques dans un dispositif programmable de verrouillage de signaux de commande.
  • Chacun des circuits de verrouillage utilisés dans ce dispositif n'exige qu'un seul circuit logique ET sur l'une seulement de ses deux entrées.
  • L'invention utilise un circuit de verrouillage bistable à deux entrées, l'une recevant un signal de données binaire, l'autre un signal de chargement commandant le chargement, dans le circuit de verrouillage, du signal de données binaire. La sortie de ce circuit de verrouillage délivre au moins un signal de commande au système de traitement de données.
  • Des circuits de liaison relient chacune des entrées de données des circuits de verrouillage à une position d'un premier de deux groupes de positions de bits prédéterminées du registre d'instruction.
  • Chacune des entrées de chargement des circuits de verrouillage est pourvue d'un circuit logique ET à trois entrées. La première entrée est reliée à une position du deuxième groupe de positions de bits prédéterminées du registre d'instruction, la deuxième entrée étant reliée au décodeur décodant le code d'opération de l'instruction contenue dans le registre d'instruction, la troisième entrée recevant un signal de chronologie. La sortie de chacun de ces circuits ET est connectée à l'entrée de chargement d'un circuit de verrouillage correspondant de telle sorte qu'à un moment prédéterminé du cycle-machine du système les circuits de verrouillage désignés par les positions du deuxième groupe de positions binaires du registre d'instruction sont chargés avec les valeurs binaires désignées par les positions correspondantes du premier groupe de positions binaires quand un code d'opération prédéterminé est décodé par le décodeur.
  • L'invention permet de réaliser un dispositif programmable de verrouillage de signaux de commande, de construction relativement simple et permettant d'élargir les possibilités de commande et d'adressage dans un système de traitement de données.
  • L'invention fournit donc un dispositif de verrouillage de signaux de commande réduisant les limitations ou les insuffisances de l'art antérieur d'une manière efficace et souple et avec un minimum de circuits.
  • L'invention fournit un dispositif de commande nouveau et amélioré pouvant être utilisé, par exemple, pour accroître le volume d'adressage de mémoire d'un processeur au-delà du volume maximum adressable par l'adresse de mémoire, ce volume maximum étant limité par la longueur de l'adresse de mémoire (c'est-à-dire le nombre de bits d'adresse) utilisée par les diverses instructions du programme. Avec ce dispositif, le volume d'adressage de mémoire peut être multiplié par 2, 4, 8 ou 16 avec peu de circuits rajoutés et très peu d'effets sur les performances du processeur.
  • L'invention peut également être utilisée dans les processeurs de données pour assurer diverses fonctions de commande internes ou externes d'une manière plus économique et plus efficace que dans les systèmes de l'art antérieur.
  • La présente invention concerne les dispositifs de commande et les dispositifs d'adressage de mémoire dans les systèmes de traitement de données et, bien que n'étant pas limitée à cette utilisation, plus particulièrement dans les microprocesseurs et les micro-unités de commande et autres dispositifs similaires.
  • D'autres objets et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci.
    • Brève description des dessins
    • La figure 1 est un schéma-bloc d'une première réalisation d'un dispositif de verrouillage de commande programmable réalisé selon la présente invention.
    • Les figures 2 et 3 sont des schémas de circuits logiques montrant différentes formes de construction représentatives qui peuvent être utilisées pour les circuits de verrouillage de la figure 1.
    • La figure 4 est une représentation simplifiée d'un microprocesseur à haute performance amélioré.
    • La figure 5 montre comment la présente invention peut être appliquée au microprocesseur de la figure 4 pour permettre l'adressage de quatre fois plus de mémoire principale que dans le dispositif de la figure 4.
    • La figure 6 est un schéma chronologique utilisé pour l'explication du fonctionnement de la réalisation de la figure 5, et
    • La figure 7 représente une autre réalisation possible d'un dispositif de verrouillage de commande programmable réalisé selon la présente invention.
    Description de modes de réalisation de l'invention
  • Sur la figure 1 est représenté un dispositif programmable de verrouillage de signaux de commande réalisé selon la présente invention pour délivrer divers signaux de commande pour un système de traitement de données. Le terme « commande est utilisé ici dans son sens le plus large et, entre autres choses, comprend la commande d'adressage de mémoire et de sélection de zones de mémoire. Ce dispositif programmable de verrouillage de signaux de commande est réalisé pour être utilisé dans un système de traitement de données qui comprend divers éléments de transfert de données pour la manipulation des signaux de données, une unité d'emmagasinage ou mémoire ou encore un sous-système d'emmagasinage pour l'emmagasinage d'instructions et de données, un registre d'adresse de mémoire pour l'adressage de l'unité d'emmagasinage, un registre d'instruction pour la réception des instructions extraites de l'unité d'emmagasinage et des circuits de commande couplés au registre d'instruction pour commander les élé- rnents de transfert de données et la lecture des instructions à partir de l'unité d'emmagasinage.
  • Le dispositif programmable de verrouillage de signaux de commande de la figure 1 comprend ptusieurs circuits de verrouillage 11, 12, 13 et 14. Chacun de ces circuits de verrouillage 11, 12, 13 et 14 comprend une entrée de données, 1,3, 5 ou 7, pour la réception d'un signal de données binaire, et une entrée de chargement, 2, 4, 6 ou 8, pour la réception d'un signal de chargement provoquant le chargement du signal de données binaire dans le circuit de verrouillage et au moins une sortie délivrant un signal de commande pour le système de traitement de données. Les sorties sont référencées X1, X2, X3 et X4, respectivement. Le dispositif de verrouillage de commande comprend également des circuits pour le couplage des entrées de données des circuits de verrouiliage 11, 12, 13 et 14 à des positions de bits particulières d'un premier ensemble de positions de bit d'un registre d'instruction 15. Ce premier ensemble de positions de bits est représenté par les positions de bits W, X, Y et Z. La position de bit W est couplée au circuit de verrouillage 11, la position de bit X au circuit de verrouillage 12, la position de bit Y au circuit de verrouillage 13 et la position Z au circuit de verrouillage 14. Les positions de bits W, X, Y et Z fournissent les valeurs binaires qui peuvent être chargées dans les circuits de verrouillage respectifs et peuvent être considérées comme formant le champ de données de la partie opérante de la nouvelle instruction décrite ici.
  • Comme dans tout système de traitement de données, le registre d'instruction 15 reçoit une instruction à la fois de l'unité d'emmagasinage principale du processeur de données. Afin de charger l'un ou plusieurs des circuits de verrouillage 11, 12, 13 et 14, une nouvelle instruction est ajoutée au répertoire d'instructions du processeur de données. Cette instruction peut être appelée « instruction de chargement de verrouillage de commande ». Un code d'opération prédéterminé caractéristique, désigné CODE OP dans le registre 15, est attribué pour distinguer cette instruction des divers autres types d'instructions du répertoire d'instructions. Les autres bits A, B, C, D, W, X, Y et Z de cette instruction de chargement de verrouillage de commande constituent la partie opérande de l'instruction et assure des fonctions « adressage et « données caractéristiques particulières associées au mécanisme de verrouillage de commande. En particulier, les bits A à D constituent un champ « adresse » et les bits W à Z constituent un champ « données ».
  • Le dispositif programmable de verrouillage de signaux de commande de la figure 1 comprend en outre des circuits couplés au registre d'instruction 15 et répondant à l'apparition dans celui-ci d'une instruction comportant le code d'opération « chargement de verrouillage de commande » prédéterminé pour délivrer un signal de chargement à l'entrée de chargement d'un ou de plusieurs circuits de verrouillage 11, 12, 13 et 14. Ce circuit comprend le circuit de décodage 16 couplé au registre d'instruction 15 pour la détection de l'apparition dans celui-ci du code d'opération « chargement de verrouillage de commande •. Lorsque ce code d'opération est détecté, un signal de décodage est généré sur 10 à la sortie du décodeur 16.
  • Les circuits prévus pour délivrer un signal de chargement comprennent également plusieurs circuits logiques représentés par les circuits ET 17, 18, 19 et 20. Chacun de ces circuits ET 17, 18, 19 et 20 comporte une première entrée qui est couplée à une position de bit particulière dans un deuxième ensemble de positions de bits du registre d'instruction 15. Ce deuxième ensemble de positions de bits est représenté par les positions de bits A, B, C et D qui, comme indiqué, peuvent être considérées comme le champ d'adresse de la partie opérande de la nouvelle instruction. La position de bit A est couplée à la première entrée du circuit ET 17, la position de bit B à la première entrée du circuit ET 18, la position de bit C à la première entrée du circuit ET 19, et la position de bit D à la première entrée du circuit ET 20. Les deuxièmes entrées des circuits ET 17, 18, 19 et 20 sont chacune couplées à la sortie du décodeur 16 pour recevoir le signal de décodage en provenance de ce décodeur.
  • Selon l'usage dans les processeurs de données, le processeur avec lequel le dispositif de verrouillage de commande est utilisé fonctionne par cycles de chronologie répétitifs encore appelés « cycles-machine ». Chacun de ces cycles machine est subdivisé en une série d'intervalles de temps de longueur égale et une impulsion de chronologie est délivrée pour chacun de ces intervalles de temps. A titre d'exemple, on suppose que les cycles-machine du processeur de données sont subdivisés en douze intervalles de temps référencés TO à T11 comme représenté sur la figure 6. L'une de ces impulsions de chronologie, par exemple l'impulsion de chronologie T11 apparaissant à la fin d'un cycle machine, est délivrée, par l'intermédiaire de 9, à une troisième entrée de chacun des circuits ET 17, 18, 19 et 20. L'avantage de la sélection d'une impulsion de chronologie apparaissant à la fin ou près de la fin du cycle machine sera traité ci-après.
  • Les sorties des circuits ET 17, 18, 19 et 20 sont couplées aux entrées de chargement des différents circuits de verrouillage 11, 12, 13 et 14. Ainsi, la sortie du circuit ET 17 est couplée à l'entrée de chargement du circuit de verrouillage 11, la sortie du circuit ET 18 à l'entrée de chargement du circuit de verrouillage 12, la sortie du circuit ET 19 à l'entrée de chargement du circuit de verrouillage 13 et la sortie du circuit ET 20 à l'entrée de chargement du circuit de verrouillage 14.
  • N'importe quel circuit donné des circuits 17, 18, 19 et 20 délivrera un signal de chargement à son circuit de verrouillage correspondant lorsque trois conditions sont simultanément remplies, à savoir, lorsque sa position de bit de registre d'instruction dans l'ensemble A-B-C-D est au niveau « 1 binaire, lorsque le décodeur 16 détecte une instruction de chargement de verrouillage de commande, et enfin lorsque l'impulsion de chronologie T11 est présente. Ainsi, par exemple, le circuit ET 17 délivrera un signal de chargement au circuit de verrouillage 11 lorsque la position de bit A est au niveau 1, la sortie du décodeur 16 est au niveau 1, et l'impulsion T1 sur 9 est au niveau 1. Si l'une ou plusieurs de ces entrées ne sont pas au niveau 1, aucun signal de chargement ne sera délivré au circuit de verrouillage 11.
  • Les positions de bit A, B, C et D de l'instruction de chargement de verrouillage de commande déterminent lequel des circuits de verrouillage 11, 12, 13 et 14 sera chargé pendant toute apparition donnée de cette instruction. Les circuits de verrouillage à charger auront une valeur 1 binaire dans leurs positions respectives des positions de bits A, B, C et D. Les circuits de verrouillage qui ne sont pas à charger présenteront un « 0 binaire dans leurs positions correspondantes des positions A, B, C et D. Si aucun signal de chargement n'est délivré à un circuit de verrouillage, il demeure alors inchangé et garde sa valeur précédente. Si un circuit de verrouillage doit être chargé, la valeur chargée dans celui-ci est déterminée par la valeur binaire de sa position correspondante parmi les positions de bits W, X, Y et Z de l'instruction de chargement de verrouillage de commande. Ainsi, par exemple, si la position de bit W contient une valeur 1 binaire, un signal de chargement à la sortie du circuit ET 17 provoquera alors le chargement d'une valeur « 1 binaire dans le circuit de verrouillage 11. Inversement, si la position de bit W contient une valeur « 0 binaire, un signal de chargement apparaissant à la sortie du circuit ET 17 provoquera le chargement d'une valeur « 0 binaire dans le circuit de verrouillage 11.
  • Comme on peut le voir d'après ce qui précède, le format de l'instruction de chargement de verrouillage de commande représenté sur la figure 1 permet à un, deux, trois ou quatre circuits quelconques des circuits programmables de verrouillage 11, 12, 13 et 14 d'être modifiés et chaque circuit de verrouillage qui doit être modifié peut être passé soit à l'état « 0 binaire, soit à l'état « 1 » binaire, comme on le désire. Ceci donne une souplesse considérable au conditionnement et à la restauration de ces bascules programmables de commande 11,12,13 et 14. Chaque fois que le programmeur désire modifier une ou plusieurs de ces bascules, il introduit simplement dans le programme une instruction de chargement de verrouillage de commande comportant le codage approprié dans ses positions de bits A, B, C, D, W, X, Y et Z. Lorsque, pendant l'exécution du programme, cette instruction, à son tour, est délivrée au registre d'instruction 15, la bascule ou les bascules désirées seront modifiées de la manière prévue.
  • Les lignes de sortie X1, X2, X3 et X4 des circuits de verrouillage 11, 12, 13 et 14, respectivement, peuvent être utilisées pour diverses commandes dans le système de traitement de données dans lequel ces bascules sont disposées. Ces circuits de verrouillage peuvent être utilisés pour la sélection de pages de mémoire, la commande directe de dispositifs ou de circuits extérieurs ou la sélection de diverses fonctions internes de processeur. Certains exemples particuliers seront donnés ci-après.
  • Un avantage de la présente invention réside dans le fait que des bascules différentes parmi ces bascules de commande peuvent être utilisées pour des fonctions de commande complètement différentes dans le système. Ainsi, par exemple, deux des bascules pourraient être utilisées pour la sélection de pages de mémoire tandis qu'une troisième serait utilisée pour la commande d'un dispositif extérieur et une quatrième serait utilisée pour la commande d'une fonction de processeur interne. De plus, étant donné que l'une de ces bascules de commande peut être modifiée sans connaître ou changer l'état des autres bascules de commande, des sections différentes du programme commandant une bascule de commande particulière, peuvent être complètement indépendantes des programmes commandant les autres bascules.
  • En se reportant maintenant aux figures 2 et 3, on voit que celles-ci représentent deux formes possibles de réalisation qui peuvent être utilisées pour chaque circuit de verrouillage. Le circuit de verrouillage représenté sur la figure 2 utilise des circuits ET et des circuits inverseurs et fonctionne pour verrouiller la ligne de sortie à la même valeur binaire que celle présente sur la ligne d'entrée de données au moment de l'apparition du bord arrière d'une impulsion de chargement négative (-CHARGT) délivrée sur la ligne d'entrée de chargement. Si cette forme de construction est utilisée pour chacun des circuits de verrouillage 11, 12,13 et 14, les impulsions de chargement négatives peuvent être obtenues, par exemple, en utilisant un circuit ET à la place de chacun des circuits ET 17, 18, 19 et 20. Le circuit de verrouillage représenté dans la figures comprend un circuit de bascule, deux circuits ET et un circuit inverseur. Dans ce cas, une impulsion de chargement positive est utilisée à l'entrée de chargement.
  • D'autres types de circuits de verrouillage sont décrits dans le brevet n° 1 554 098 et dans le brevet n° 76 15569 (publié le 28 janvier 1977 sous le n° 2 316 803) tous deux déposés en France par la demanderesse les 10 janvier 1968 et 17 mai 1976, respectivement. On notera que l'expression « circuit de verrouillage » telle qu'utilisée ici indique tout circuit ou combinaison de circuits produisant une caractéristique bistable et comprenant une entrée de données pour la réception d'un signal binaire et une entrée de chargement pour la réception d'un signal de chargement provoquant le chargement du signal binaire dans le circuit de verrouillage.
  • En se reportant à la figure 4, on voit que celle-ci représente les éléments de transfert de données principaux et leurs interconnexions dans le cas d'un microprocesseur à hautes performances amélioré. A certaines exceptions mineures près, ce même type général de construction de microprocesseur est présenté et décrit dans le brevet des Etats-Unis d'Amérique n° 4 038 642. Le microprocesseur de la figure 4 comprend une unité d'emmagasinage principale 22 pour i'emmagasinage d'instructions de programme et de données. Un programme est exécuté par la lecture de ses Instructions dans l'unité d'emmagasinage principale 22, d'une manière séquentielle et leur placement, une par une dans un registre d'instruction 23. Ce registre d'instruction 23 correspond au registre d'instruction 15 de la figure 1.
  • A l'exception des instructions de branchement, l'adresse de l'instruction suivante se trouve dans un registre d'adresse d'instruction 24. Pendant l'exécution de l'instruction courante dans le registre d'instruction 23, l'adresse de l'instruction suivante dans le registre 24 est placée dans un registre d'adresse de mémoire 25 afin d'adresser l'instruction suivante dans la mémoire principale 22. L'adresse dans le registre 25 est transférée aux circuits d'adressage de la mémoire principale 22 pendant l'exécution de l'instruction courante pour assurer une pré-extraction de l'instruction suivante. En d'autres termes, l'instruction suivante est extraite pendant le cycle au cours duquel l'instruction courante est exécutée. Lorsque l'adresse dans le registre 25 est transférée aux circuits d'adressage de la mémoire principale 22, elle est également incrémentée par une unité d'incrémentation 26 et l'adresse incrémentée est placée dans le registre 24 pour fournir l'adresse de l'instruction suivante.
  • Si une instruction de branchement est placée dans le registre d'instruction 23, une adresse de branchement est alors délivrée depuis le registre d'instruction 23 (ou depuis le registre 28) au registre 25 afin d'extraire l'instruction suivante. Si l'on désire un retour ultérieur au point de branchement original, le contenu du registre 24 sera alors, à cet Instant, placé dans un registre de liaison 27 pour permettre un retour ultérieur à l'instruction faisant suite au point du programme à partir duquel le branchement a été effectué.
  • Dans le but de lire ou d'écrire des données dans la mémoire principale 22, l'adresse des données est, dans ces cas, obtenue soit à partir d'un registre d'adresses de données 28 ou d'un registre d'adresse de données auxiliaire 29. L'adresse obtenue à partir du registre 28 ou du registre 29 est placée dans le registre 25, puis transférée aux circuits d'adressage de la mémoire principale 22. En même temps, cette adresse est incrémentée par l'unité d'incrémentation 26 et l'adresse incrémentée est renvoyée au registre d'adresse approprié 28 ou 29 d'où l'adresse non incrémentée avait été obtenue. Ainsi, le registre 28 (ou le registre 29) assure la même fonction pour les données que celles assurées par le registre 24 pour les instructions.
  • Le microprocesseur de la figure 4 communique avec le monde extérieur au moyen de trois groupes de conducteurs, à savoir, un groupe de conducteurs d'entrée de données (DBI), un groupe de conducteurs de sortie de données (DBO) et un groupe de conducteurs de sortie d'adresses (ABO). Le groupe de conducteurs de sortie d'adresses délivre un code à plusieurs bits (par exemple à 8 bits) qui est utilisé pour sélectionner le registre extérieur ou autre élément de circuit dont les données doivent être placées sur le groupe de conducteurs d'entrée de données ou, alternativement, qui doit recevoir les données présentes sur le groupe de conducteurs de sortie de données.
  • Les données entrant, reçues sur le groupe de conducteurs d'entrée de données sont placées dans le registre 30 et dans le registre 31. A partir de là, les données entrantes peuvent être délivrées directement à la mémoire principale 22 par le conducteur 32 ou délivrée au moyen d'une unité arithmétique et logique 33 à une unité d'emmagasinage locale 34. La mémoire locale 34 est formée d'une pile de registres de travail adressables pour retenir temporairement les données ou autres opérandes pendant leur manipulation par le microprocesseur. La mémoire locale 34 est adressée au moyen d'un ou de champs d'adresse appropriés contenus dans l'instruction se trouvant dans le registre d'instruction 23 et transféré par 21 aux circuits d'adressage de cette mémoire. Pour un fonctionnement « registre à registre » classique, l'instruction comprendra deux champs d'adresses d'emmagasinage local, un pour chacun des deux opérandes qui doivent être impliqués dans l'opération.
  • Les données (ou autres opérandes) contenues dans la mémoire locale 34 sont lues au moyen d'un circuit d'assemblage 35 et sont placées dans l'un ou l'autre des registres 30 et 31. Dans le cas d'une instruction d'addition arithmétique, par exemple, le contenu du registre 30 est ajouté au contenu du registre 31 par l'unité 33 et le résultat est ré-emmagasiné dans la mémoire locale 34. Alternativement, au moyen de l'instruction appropriée, le contenu du registre 30 et celui du registre 31 peuvent être placés sur le groupe de conducteurs de sortie de données DBO pour être transférés au registre approprié dans l'équipement auquel le microprocesseur est connecté. Il est encore possible que les contenus du registre 30 et du registre 31 puissent être transférés au moyen de l'instruction appropriée à la mémoire principale 22 par l'intermédiaire du conducteur d'emmagasinage 32.
  • Lorsque les données sont lues dans la mémoire principale 22, elles sont délivrées au moyen d'un assembleur 35 au registre 30 et au registre 31. A partir de là, les données peuvent être délivrées au moyen de l'unité 33 et des conducteurs 39 à la mémoire locale 34 ou alternativement, peuvent être placées sur le groupe de conducteurs de sortie de données DBO à partir du registre 30 et du registre 31.
  • Chaque instruction mise en place dans le registre d'instruction 23 comprend un champ de code d'opération. Ce champ est délivré par le conducteur 38 à un décodeur 36 qui reçoit également les impulsions de chronologie TO à T1 à partir du générateur de chronologie 37. Le décodeur 36 décode le code d'opérations et délivre les signaux de commande appropriés, aux moments appropriés, aux diverses portes de commande de transfert de données (non représentées) et aux registres appropriés pour l'obtention du mouvement désiré des données ou autres opérandes pour cette instruction particulière. Au moment opportun, le décodeur 36. délivre également les signaux appropriés à l'unité 33 pour lui indiquer qu'elle doit effectuer une addition ou une soustraction ou toute autre opération logique.
  • En se reportant à la figure 5, on voit comment le dispositif programmable de verrouillage de signaux de commande de la figure 1 peut être appliqué au microprocesseur de la figure 4 afin d'étendre la plage d'adressage de mémoire du microprocesseur et de la rendre quatre fois plus importante que dans la figure 4. En particulier, l'unité d'emmagasinage principale ou sous-système d'emmagasinage principal 22A de la figure comprend quatre zones d'emmagasinage, référencées page 1, page 2, page 3 et page 4, chacune de ces pages ayant une capacité d'emmagasinage correspondant à celle de l'unité d'emmagasinage principale 22 de la figure 4. Par exemple, on suppose que le registre d'adresse de mémoire de base 25 est un registre d'emmagasinage à douze bits retenant les douze bits contenus dans le champ d'adresse de mémoire des instructions qui comprennent un champ d'adresse de mémoire. En d'autres termes, on suppose que le microprocesseur offre une possibilité d'adressage de mémoire de base de douze bits. Ainsi, dans cet exemple, les registres 24 et 28 sont également des registres à douze bits.
  • Cette adresse de base à douze bits peut adresser une plage de mémoire de zéro à 4095 multiplets, dans laquelle chaque multiplet comprend huit bits. Ainsi, dans cet exemple, chaque page de la mémoire principale 22A présente une capacité d'emmagasinage de 4096 multiplets et cette capacité correspond à la possibilité d'adressage de mémoire maximum du registre d'adresse de mémoire de base 25.
  • Pour augmenter de quatre fois la possibilité d'adressage de mémoire, il est nécessaire d'utiliser deux des bascules de commande de la figure 1, ces bascules étant référencées 11A et 12A sur la figure 5. Ces bascules correspondent par exemple aux bascules 11 et 12 de là figure 1. Le chargement de ces bascules 11A et 12A de la figure 5 est respectivement commandé par les circuits ET 17 et 18 qui sont similaires aux circuits ET portant la même référence sur la figure 1. Le décodeur 36A peut être considéré comme étant une partie du décodeur 36 de la figure4 à l'exception du fait qu'il présente en outre une possibilité du décodeur 16 de la figure 1 qui est de générer un signal de sortie lorsqu'un code d'opération de chargement de verrouillage de commande est détecté dans le registre d'instruction 23.
  • Les bascules programmables de commande 11A et 12A délivrent des signaux de commande d'adressage et le microprocesseur comporte des circuits de sélection de zones d'emmagasinage couplés au sous-système d'emmagasinage principal 22A et répondant à ces signaux de commande d'adressage pour déterminer la zone d'emmagasinage particulière ou page de mémoire qui est accédée. Ce circuit de sélection de zone d'emmagasinage comprend un décodeur 40 qui décode le code à deux bits délivré par les deux lignes de sortie 43 et 44 des circuits de verrouillage et excite une de ses quatre lignes de sortie 45, 46, 47 et 48 de sélection de page. Ces lignes de sortie de sélection de page du décodeur 40 conduisent à et sélectionnent différentes zones des zones de pages dans la mémoire principale 22A. Etant donné qu'une seule ligne des lignes de sélection de pages peut être excitée à un moment donné, une zone seulement des quatre zones d'emmagasinage possibles peut être accédée à cet instant. En d'autres termes, l'adresse d'emmagasinage dans le registre 25 n'est effective que pour la page d'emmagasinage particulière pour laquelle la ligne de sélection de page a été excitée. Ainsi, par exemple, si les sorties des bascules 11A et 12A délivrent un code à deux bits de 00, la ligne de sélection de la page 1 est excitée et l'adresse dans le registre 25 est transférée au circuit d'adressage de la page 1. Si, d'autre part, les sorties des bascules 11A et 12A délivrent une valeur de code de 01, la ligne de sélection de la page 2 est alors excitée et l'adresse dans le registre 25 est transférée au circuit d'adressage de la page 2. Des considérations similaires s'appliquent aux pages 3 et 4 pour les autres codes binaires de sortie de verrouillage possibles 10 et 11.
  • Lorsque l'on désire utiliser différentes pages de mémoire pendant l'exécution d'un programme, il est simplement nécessaire d'introduire des instructions de chargement de verrouillage de commande dans le programme aux points appropriés, les positions de bit A, B, W et X dans ces instructions présentant le codage approprié pour la sélection de la page de mémoire désirée. En cas de simple utilisation à des fins de sélection de pages de mémoire, l'instruction de chargement de verrouillage de commande peut être appelée d'une manière plus appropriée « instruction de sélection de page de mémoire ».
  • La capacité d'adressage de mémoire principale du microprocesseur peut être encore accrue en utilisant trois ou quatre bascules de commande à la place des deux représentées dans la figure 5. L'utilisation de trois bascules de commande permet la sélection de huit pages de mémoire principale tandis que l'utilisation de quatre bascules de commande permet la sélection de seize pages de mémoire principale. Dans ce cas, les troisième et quatrième bascules de commande et leurs circuits ET associés sont connectées de la manière représentée sur la figure 1, les sorties des trois ou quatre circuits de verrouillage conduisant au circuit de décodage étendu 40 capable de décoder soit un code à trois bits, soit un code à quatre bits et présentant d'une manière correspondante huit ou seize lignes de sortie de sélection de pages.
  • L'avantage obtenu en provoquant le chargement réel des bascules de commande à la fin ou près de la fin d'un cycle d'opération du système ou cycle-machine, pendant lequel l'instruction de chargement de verrouillage de commande se trouve dans le registre d'instruction, sera maintenant décrit. Cette description sera donnée relativement à l'exemple de la figure 5 dans laquelle le chargement réel de l'une ou des deux bascules de commande 11A et 12A est commandé par l'impulsion d'horloge T11 qui est délivrée à la troisième entrée des circuits ET 17 et 18, cette impulsion d'horloge T11 étant supposée être la dernière Impulsion de chronologie du cycle-machine pour l'instruction de chargement de verrouillage de commande. L'utilisation d'une Impulsion de chronologie apparaissant à la fin ou près de la fin du cycle-machine pour conditionner les bascules de commande a pour but de permettre l'achèvement d'un cycle de mémoire supplémentaire pendant lequel une instruction de branchement peut être mise en place dans le registre d'instruction 23 de façon à délivrer une adresse de branchement au registre d'adresse de mémoire 25 avant que le changement d'état de la bascule de commande ne fasse effet. Ceci permet non seulement à la page d'être changée mais également à l'adresse de la page d'être changée en même temps. En d'autres termes, les deux changements deviennent effectifs au même instant pour la même référence de mémoire même s'ils ont été effectués par deux instructions séquentielles.
  • En se reportant au schéma chronologique de la figure 6, on voit que le cycle N représente le cycle-machine pendant lequel l'instruction de chargement de verrouillage de commande se trouve dans le registre d'instruction 23 tandis que le cycle N + 1 représente le cycle suivant pendant lequel l'instruction de branchement se trouve dans le registre d'instruction 23. Comme indiqué par l'impulsion de chargement du registre 23 du cycle N (CHARGT 23 - 1re ligne de la figure 6), l'instruction de chargement de verrouillage de commande ou de sélection de page de mémoire est chargée dans le registre d'instruction 23 pendant l'intervalle de temps T0. Comme indiqué par la 2e ligne de la figure 6 (CHARGT 25), l'Impulsion de chargement du registre 25 du cycle N charge le contenu du registre 24 dans le registre d'adresse de mémoire 25 à l'instant T2, en supposant que le décodeur 36A délivre la sortie de décodage appropriée, sur le conducteur 50, pour l'excitation de la porte de commande représentée par le circuit ET 41. Cette adresse du registre 24 est l'adresse de l'instruction suivante qui, dans ce cas, est l'instruction de branchement désirée pour le cycle N + 1. Comme indiqué par t'impulsion de sélection de mémoire du cycle N (SELECT. MEM. - 3° ligne de la figure6), l'adresse dans le registre 25 est transférée au circuit d'adressage de la mémoire principale 22A à l'instant T8. Ceci amorce l'accès de la mémoire principale 22A et peu de temps après, l'instruction adressée apparaît à la sortie de la mémoire principale 22A. Ainsi, l'instruction suivante (à exécuter pendant le cycle N + 1 ) est extraite par anticipation pendant l'exécution de l'instruction courante pendant le cycle N.
  • Après avoir ainsi effectué l'extraction de l'instruction suivante au point où elle ne peut pas être affectée, l'une des bascules de commande 11A et 12A ou les deux, sont réellement chargées. Comme indiqué par l'impulsion de chargement de verrouillage de commande pour le cycle N (CHARGT. BASC. COMD. - 4° ligne de la figure 6), cette action se déroule à l'instant T11 qui se situe tout à la fin du cycle N. Ainsi, le changement des bascules de commande n'a pas d'effet avant un certain point ultérieur du cycle-machine suivant. Ainsi, l'instruction de branchement pour le cycle N + 1 est obtenue à partir de la même page de mémoire que l'instruction de chargement de verrouillage de commande pour le cycle N.
  • Comme indiqué par l'impulsion de chargement du registre 23 du cycle N + 1, l'instruction de branchement est mise en place dans le registre d'instruction 23 à l'instant TO du cycle N + 1. Le décodeur 36A l'identifie comme une instruction de branchement et excite la ligne de sortie 49 et déconditionne la ligne de sortie 50. Ceci provoque l'excitation de la porte de commande représentée par le circuit ET 42 qui, à son tour, permet à l'adresse de mémoire de branchement contenue dans l'instruction de branchement de passer à l'entrée du registre d'adresse de mémoire 25. Comme indiqué par l'impulsion de chargement du registre 25, cette adresse de branchement est mise en place dans le registre 25 à l'instant T2 du cycle N + 1. Cette adresse de branchement est ensuite transférée au circuit d'adressage de la mémoire principale 22A à l'instant T8, comme indiqué par l'impulsion de sélection de mémoire du cycle N + 1. A cet instant, le nouvel état des bascules de commande 11A et 12A a cependant fait effet si bien que cette adresse de branchement est transférée au circuit d'adressage pour la page nouvellement sélectionnée dans la mémoire principale 22A. Ainsi, non seulement la page est changée mais si on le désire, l'adresse interne de page ou de déplacement pour la nouvelle page l'est également, les deux changements prenant effet en même temps, à savoir, pendant l'accès à la mémoire commençant à l'instant T8 du cycle N + 1. Ainsi, l'instruction à exécuter pendant le cycle N + 2 (non représenté) est issue de la page de mémoire nouvellement sélectionnée et extraite par anticipation pendant le cycle N + 1.
  • Le brevet n° 78 36052 déposé en France par la demanderesse le 5 décembre 1978 décrit en détail un microprocesseur du type représenté sur la figure 4. Ce brevet présente également des bascules correspondant à la bascule 11A et à la bascule 12A de la figure 5 et décrit leur utilisation pour étendre la plage d'adressage de la mémoire principale. Il ne présente cependant pas le dispositif décrit ici pour conditionner ou restaurer les bascules. Mais il indique que la première bascule est conditionnée par une première instruction et est restaurée par une deuxième instruction et que la deuxième bascule est conditionnée par une troisième instruction et restaurée par une quatrième instruction. Il ne présente ni ne décrit les circuits ET 17 et 18 ou l'utilisation d'une instruction spéciale comportant les bits A, B, W et Z.
  • En se reportant maintenant à la figure 7, on voit que celle-ci représente une autre réalisation possible de la présente invention dans laquelle six bascules programmables de commande 51 à 56 peuvent être programmées en délivrant les instructions de chargement de verrouillage de commande appropriées au registre d'instruction 57. Dans ce cas, les instructions de chargement de verrouillage de commande présentant deux codes d'opération caractéristiques différents sont utilisés. L'un de ces codes d'opération indique une instruction de chargement d'un premier ensemble et est détectée par un décodeur 58 pour générer un signal de décodeur sur la ligne de sortie 67 du décodeur. Le deuxième de ces codes d'opération caractéristiques indique une instruction de chargement d'un deuxième ensemble et est détectée par le décodeur 58 pour générer un signal de décodeur sur la ligne de sortie 68 du décodeur.
  • Dans la même réalisation, les bascules de commande 51 à 56 sont divisées en deux ensembles en chevauchement. Le premier ensemble est formé des bascules 51 à 54 et le deuxième ensemble est formé des bascules 53 à 56. La sortie du décodeur sur la ligne 67 est délivrée à la deuxième entrée des circuits ET 61 à 64 (pour les deux derniers circuits, par l'intermédiaire du circuit OU 59) afin de permettre à n'importe laquelle (ou à plusieurs) des quatres bascules 51 à 54 dans le premier ensemble d'être chargée, suivant les valeurs binaires se trouvant dans les positions de bits A, B, C et D de l'instruction. D'une manière similaire, la sortie du décodeur sur la ligne 68 est délivrée à un deuxième ensemble de circuits ET 63 à 66 (pour les deux premiers circuits, par le circuit OU 59) pour permettre à un (ou à plusieurs) des circuits de verrouillage 53 à 56 du deuxième ensemble d'être chargé, suivant, comme précédemment, les valeurs binaires contenues dans les positions de bits A, B, C et D de l'instruction. La valeur binaire particulière chargée dans n'importe quelle bascule donnée est déterminée par la valeur binaire dans l'une des positions de bits particulières W, X, Y et Z du registre d'instruction auquel son entrée de données est connectée. La chronologie du chargement de tous les circuits de verrouillage est commandée par l'impulsion de chronologie T1 qui est délivrée aux six circuits ET 61 à 66.
  • On a également représenté dans la figure 7 un exemple des diverses utilisations possibles des bascules programmables de commande 51 à 56. Dans cet exemple, les bascules 51 et 52 sont utilisées pour la sélection de pages de mémoire principale. Telles quelles, leurs sorties sont connectées à un décodeur 70 dont les quatre lignes de sortie de sélection de pages conduisent à un sous-système de mémoire principale tel que le sous-système de mémoire principale 22A de la figure 5.
  • Dans l'exemple représenté, les bascules de commande 53 et 54 sont utilisées pour la sélection de pages de mémoire locale. Telles quelles, leurs sorties sont connectées à un décodeur 71 et les quatre lignes de sortie de sélection de pages du décodeur 71 conduisent aux circuits d'adressage d'une unité d'emmagasinage locale telle que ceux de la mémoire locale 34 de la figure 4. Dans ce cas, la mémoire locale 34 serait quatre fois plus importante qu'à l'origine. La taille originale peut avoir été prévue de façon à comprendre par exemple 32 registres de travail séparément adressables, cet ensemble de 32 registres pouvant être considéré comme formant une « page » de mémoire locale. Dans l'exemple de la figure 7, quatre de ces pages de mémoire locale peuvent être utilisées, la page qui est en cours d'utilisation à un moment quelconque donné étant déterminée par les états binaires des bascules de commande 53 et 54. Une telle structure de mémoire locale à pages permet à différentes pages de mémoire locale d'être prévues pour différentes opérations dans le microprocesseur, le résultat final étant la réduction du temps de traitement des données.
  • Dans l'exemple de la figure 7, les bascules de commande 55 et 56 et leurs sorties respectives 60 et 69 sont utilisées pour délivrer des signaux de commande pour la commande directe d'un ou de plusieurs dispositifs extérieurs qui peuvent être couplés ou associés au microprocesseur. Dans une autre application, les bascules de commande 55 et 56 pourraient être utilisées pour commander la sélection de fonctions internes de processeur. Par exemple, dans le microprocesseur de la figure 4, ces bascules de commande 55 et 56 pourraient être utilisées pour commander la sélection du registre d'adresse de données 28 ou du registre d'adresse de données auxiliaire 29 pour délivrer une adresse de données au registre 25.
  • Dans t'exempte de la figure 7, l'instruction chargement de bascule de commande comportant le premier code d'opération excitant la ligne 67 est utilisée pour changer la page de mémoire principale ou la page de mémoire locale ou les deux. L'instruction de chargement de bascule de commande comportant le deuxième code d'opération excitant la ligne 68, est d'autre part, utilisée pour changer la page de mémoire locale ou les signaux de commande délivrés au dispositif extérieur ou les deux.
  • L'exemple de la figure 7 a pour but d'illustrer la souplesse du dispositif programmable de verrouillage de signaux de commande de la présente invention. Diverses autres utilisations des bascules programmables de commande peuvent venir à l'esprit de l'homme de l'art et ne seront pas traitées ici. Il est suffisant de dire que la présente invention permet de réaliser un dispositif avantageux de construction relativement simple et directe permettant d'élargir les possibilités de commande et d'adressage de divers types de processeurs de données.
  • Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentietles de t'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention.

Claims (6)

1. Dispositif programmable de verrouillage de signaux de commande dans un système de traitement de données comportant :
une mémoire (22A) contenant des instructions et leurs données correspondantes,
un registre d'instruction (15, 23) recevant de la mémoire les Instructions à exécuter par le système,
des circuits de commande reliés au registre d'instruction pour commander le décodage des instructions par des circuits de décodage et leur exécution par une unité arithmétique et logique (33), suivant le code d'opération décodé,

ce dispositif étant caractérisé en ce qu'il comporte :
des circuits de verrouillage (11, 12, 13, 14), chacun de ces circuits ayant deux entrées (1 à 8), l'une (1, 3, 5, 7) recevant un signal de données binaire (W, X, Y, Z), l'autre (2, 4, 6, 8) recevant un signal de chargement commandant le chargement, dans le circuit de verrouillage, du signal de données binaire, la sortie de ce circuit de verrouillage délivrant au moins un signal de commande à des circuits de sélection d'un groupe de positions de mémoire ;
des circuits de liaison (1, 3, 5, 7) reliant chacune des entrées de données des circuits de verrouillage à une position d'un premier de deux groupes de positions de bits prédéterminées du registre d'instruction ;
des circuits logiques ET (17, 18, 19, 20) à trois entrées, en nombre égal au nombre de circuits de verrouillage, la première entrée étant reliée à une position du deuxième groupe de positions de bits prédéterminées du registre d'instruction, la deuxième entrée étant reliée au décodeur décodant le code d'opération de l'instruction contenue dans le registre d'instruction, la troisième entrée recevant un signal de chronologie, la sortie de chacun de ces circuits ET étant connectée à l'entrée de chargement d'un circuit de verrouillage correspondant de telle sorte qu'à un moment prédéterminé du cycle-machine du système les circuits de verrouillage désignés par les positions du deuxième groupe de positions binaires du registre d'instruction sont chargés avec les valeurs binaires désignées par les positions correspondantes du premier groupe de positions binaires quand un code d'opération prédéterminé est décodé par le décodeur.
2. Dispositif selon la revendication 1 caractérisé en ce que les sorties des circuits de verrouillage sont connectées à des circuits de sélection de mémoire pouvant sélecter l'un de plusieurs groupes de positions de mémoire constituant la mémoire principale du système, chacun de ces groupes représentant une capacité de mémoire correspondant à celle que permet d'adresser le registre d'adresse du système.
3. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte :
trois groupes (51, 52 ; 53, 54 ; 55, 56) de circuits de verrouillage, chaque groupe comportant au moins un circuit de verrouillage et chacun de ces circuits ayant deux entrées, l'une recevant un signal de données binaire, l'autre recevant un signal de chargement commandant le chargement, dans le circuit de verrouillage du signal de données binaire, la sortie de ce circuit de verrouillage délivrant au moins un signal de commande à des circuits de sélection d'un groupe de positions de mémoires ;
des circuits de liaisons reliant l'entrée de données d'un circuit de verrouillage du premier groupe de circuits et l'entrée de données d'un circuit de verrouillage du deuxième groupe de circuits à une position d'un premier groupe de positions de bits prédéterminées du registre d'instruction, l'entrée de données d'un circuit de verrouillage du troisième groupe de circuits étant reliée à une autre des positions de bits de ce premier groupe de position de bits ;
trois groupes de circuits logiques correspondant aux circuits de verrouillage, chaque groupe comportant au moins un circuit logique ET à trois entrées, la troisième entrée recevant un signal de chronologie ;
la première entrée d'un circuit dans le premier groupe étant reliée à une position d'un deuxième groupe de positions de bits prédéterminées du registre d'instruction et la deuxième entrée étant reliée à une première sortie du décodeur décodant le code d'opération dans le registre d'instruction, de manière à délivrer, à un moment prédéterminé du cycle-machine du système, un signal de chargement au circuit de verrouillage correspondant du premier groupe de circuits de verrouillage quand un premier code d'opération est décodé par le décodeur de code d'opération ;
la première entrée d'un circuit dans le deuxième groupe de circuits logiques étant reliée à la même position de bit du registre d'instruction, dans le deuxième groupe de positions de bits, que celle utilisée pour le premier groupe de circuits logiques, la deuxième entrée étant reliée à une deuxième sortie du décodeur décodant le code d'opération dans le registre d'instruction, de manière à délivrer, à un moment prédéterminé du cycle-machine du système, un signal de chargement au circuit de verrouillage correspondant du deuxième groupe de circuits de verrouillage quand un deuxième code d'opération est décodé par le décodeur de code d'opération ;
la première entrée d'un circuit dans le troisième groupe de circuits logiques étant reliée à une autre position de bit du registre d'instruction, dans le deuxième groupe de positions de bits, la deuxième entrée étant reliée à la première et à la deuxième sortie du décodeur d'opération, de manière à délivrer, à un moment prédéterminé du cycle-machine du système, un signal de chargement au circuit de verrouillage correspondant du troisième groupe de circuits de verrouillage quand le premier ou le deuxième code d'opération est décodé par le décodeur de code d'opération.
4. Dispositif selon la revendication 3 dans un système de traitement de données comportant une mémoire principale, une mémoire locale et des dispositifs d'entrée/sortie de données, caractérisé en ce que les signaux de sortie du premier groupe de circuits de verrouillage commandent les dispositifs d'entrée/sortie de données, les signaux de sortie du deuxième groupe de circuits de verrouillage commandant les circuits d'adressage ou de sélection de pages de la mémoire principale, les signaux de sortie du troisième groupe commandent les circuits d'adressage ou de sélection de pages de la mémoire locale.
5. Dispositif selon l'une quelconque des revendications 1 à 3 caractérisé en ce que les signaux de sortie des circuits de verrouillage sont utilisés pour effectuer des sélections de pages de mémoire.
6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le signal de chronologie est envoyé sur la troisième entrée des circuits logiques à la fin ou près de la fin d'un cycle d'opération du système de façon que les changements éventuels d'adresses de blocs ou pages de mémoire et d'adresses internes de blocs ou de pages se rapportant à la même demande d'accès en mémoire soient effectifs en même temps dans le système même si ces changements ont été provoqués par deux instructions séquentielles.
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