Изобретение относитс к автомати ке и вычислительной технике и предназнамено дл вычислени обратной величины чисел, представленных в деоичной системе счислени с фиксированной зап той. Известно устройство делени , кот рое содержит регистр частного с цеп 1и сдвига, регистр делител , регист частичных остатков с цеп ми сдвига и обращени кода, сумматора, а так же сортветствующее устройство управ лени j обеспечивающее выработку необ ходимых управл ющих сигналов О. Наиболее близким по технической сущности к изобретению вл етс уст ройство дл вычислени обратной вели чины, содержащее четыре регистра, два сумматора, вычитател , а также триггер управлени сумматорами, при чем информационные входы устройства соединены с установочными входами первого регистра, выходы первого и второго регистров соединены соответ ственно с первым и вторым входами пепвого сумматора-вычитател , выход которого соединен с входом первого регистра и входом D-триггера, выход которого соединен с управл ющими входами первого и второго, сумматоров 8ычитателей , выходы третьего и четвертого регистров соединены, соот ветственно, с первым и вторым входами второго сумматора-вычитатез1Я, вы ход которого соединен с входом четвертого регистра, выходы второго и третьего регистров соединены, соответственно , со своими входами С 2. Это устройство реализует операцию вычислени обратной величины посредством формировани суммы сход щихс приращений v.,i-, где q ±1 - соответствующим обра зом подобранные операторы; ,2{п-1). На каждой итерации оцениваетс разность 2- 1-xyi, Устройство функ ционирует по следующему алгоритму; й,- + ,) .4.N,.CV,) , . ... 2 -4-j-2i-C -42- i i) с начальными услови ми Х Х, Y b Общим недостатком устройств вл етс независимость длительности итерационного цикла вычислени обратной величины от величины приращени аргумента, что приводит к непроизводительным затратам времени, наиболее существенным при незначительных величинах приращени аргумента. Цель изобретени - повышение быстродействи устройства дл случаев малых приращений аргумента, представл ющих 2 , где 1 ,2 ,3 , .. . , (п-1) . Поставленна цель достигаетс тем, что в устройство, содержащее первый, второй, третий и четвертый регистры, первый и второй ;умматоры-вычитатели и D-триггер, причем информационный вход устройства соединен с установочным входом первого регистра, выход второго регистра соединен с первым информационным входом первого сумматора-вычитател , выходы третьего и четвертого регистров соединены , соответственно, с первым и вторым информационными входами, второго сумматора-вычитател , выход которого соединен с входом третьего регистра , выход первого сумматора-вычитател соединен с входом второго регистра и входом О-триггеоа, инверсный выход которого соединен с управл кхцим входом второго сумматора-вычитател , введены п А|й регистр, сумматор, первый и второй сдвигателн ., блок приоритета, мультиплексор, генератор импульсов, триггер запуска , первый и второй элементы ИЛИ и элемент И, причем информационный вход устройства соединен с первым входом сумматора и информационным входом первого сдвигател , выход которого соединен с установочным входом п того регистра,выход которого соединен с первым информационным входом мультиплексора , выход которого соединен с вторым информационным входом первого сумматора-вычитател , выход знака сумматора соединен с первым входом первого элемента ИЛИ, выход которого соединен с управл ющим входом первого сумматора-вычитател , информационный выход сумматора соединен с входом блока приоритета, сигнальный выход которого соединен с первым вхоом второго элемента ИЛИ, информационный выход блока приоритета соединен с управл ющими входами первого второго сдвигателей и установочным входом четвертого регистра, выход 3 младшего разр да которого соединен с вторым входомвторого элемента ИЛИ, выход которого соединен с нулевым входом триггера запуска, пр мой выход которого соединен с управ л ющим входом мультиплексора и первым входом элемента И, второй вход которого соединен с выходом генератора импульсов, а выход - со входам управлени сдвигом четвертого и п того регистров, выход третьего реги стра соединен с информационным входом второго сдвигател , выход котор го соединен со-вторым информационным входом мультиплексора, пр мой выход D-триггера соединен со вторым входом первого элемента ИЛИ, управл ющий вход устройства соединен с единичным входом триггера запуска. На чертеже представлена блок-схе ма устройства дл вычислени обратной величины. Устройство содержит сумматор 1, сумматоры-вычитатдли 2 и 3, регистр ры l-S, сдвигателм 9 и 10, мультиплексор 11 блок приоритета 12, генератор импульсов 13, триггер запус ка Т4, П-триггер 15, элемент И 1б, элементы 1ПИ 17 и 18. Блок 12 приоритета вырабатывает сигнал логической единицы на самом старшем информационном выходе блока в соответствующем разр де которого содержитс единица, если же число . равно нулю, единица по вл етс на сигнальном выходе блока. Устройство работает следующим об разом. Предположим, что в некоторый j-й времени в регистре k записа ,но число Х;, значение обратной ве личины которого, вычисленное устрой ством к j-му моменту времени, храни с в ц егистре 6. На информационный вход устройства поступает новое зн чение аргумента, из которого в сумматоре 1 образуетс разность йХ Х,--Хз где /fr Эта разность (AXj 2 ( J 1 ,2 , . .. ,п-1) из сумматора 1 передаетс (со знаком) дл анализа в блок приоритета 12, где определ ет с наиболее старший номер разр да /( в коде разности uXj, в котором запи сана единица, в соответствии с выражением Л(-гг,,о1,.о, 3 где г I 1 - опёратрр выделени старшей единицы в коде uXj; g.-И - состо ние разр дов кода ° VoЗнак разности определ ет работу сумматора-вычислител в подготовительном такте, в котором определ етс начальное значение частичного остатка )jXl-iUM-). (f) Дл -Ътого гчбедыдущее значение обратной величины y(,jj хран щеес в регистре 6, передаетс со сдвигом на разр дов вправо (это соответствует умножению на ), осуществл емым сдвигателем 10, управл емо-. го блоком приоритета 12, через мультиплексор 11 на вход сумматора-вычитател 2. Кроме этого, значение аргумента записываетс в регистр t и передаетс через сдвигатель 9 со сдвигом на разр дов вправо в регистр 7) а в регистр 8 записываетс единица в/(-3-й разр д, что соответствует формированию начальных кон2 , где , соотх ,.2ветственно . С приходом управл ющего сигнала Пуск триггер I устанавливаетс в единичное состо ние и разрешает прохождение с генератора 13 импульсов через элемент И 1б на сдвиговые входы регистров 7 и 8. Таким образом, происходит формирование приращений сумматором-вычитателем 3 к ранее вычисленному (хран щемус и Регистре 6) результату согласно выражению ,H-r- jH,H-.-T4vaЬ -г Знак первого приращени в j-м цикле определ етс знаком , хранимым в П-триггере 15 значение которого представл ет собой закодированную величину q, а мультиплексор 11 подключает ко входу сумматора-вычитател 2 выход сдвигающего регистра 7. При (во всех разр дах 0) значение У;ы равно уже вычисленному и-- значению, в случае, когда , устройство функционирует а.налогично 2, отлича сь от него усеченным итерационным циклом, завис щим от величины П, и начальными услови ми ,rbri . Ул jH-i Итерационный процесс протекает до выполнени п-1 итерации, что обеспечивает вычисление обратнойThe invention relates to automation and computing, and is intended to calculate the reciprocal of the numbers represented in a fixed fixed-point system. A division device is known which contains a register of a quotient of a chain and a shift, a register of a divider, a register of partial residues with chains of a shift and code inversion, an adder, as well as a sorting control unit j providing the generation of necessary control signals O. The closest The technical essence of the invention is a device for calculating a reciprocal, containing four registers, two adders, a subtractor, as well as a control trigger for adders, and the information inputs of the device are connected to the device. with the new inputs of the first register, the outputs of the first and second registers are connected respectively to the first and second inputs of a pec adder-subtractor, the output of which is connected to the input of the first register and the input of the D-flip-flop, the output of which is connected to the control inputs of the first and second, totalizer 8 readers, the outputs of the third and fourth registers are connected, respectively, with the first and second inputs of the second adder-subtracting I, whose output is connected to the input of the fourth register, the outputs of the second and third registers are connected, Respectively, with its C2 inputs. This device implements the operation of calculating the reciprocal by forming the sum of convergent increments v., i-, where q ± 1 are the appropriately chosen operators; , 2 (n-1). At each iteration, a difference of 2-1-xyi is estimated. The device functions according to the following algorithm; st, - +,) .4.N, .CV,),. ... 2-4-j-2i-C -42- ii) with initial conditions X X, Y b most significant at insignificant increments of the argument. The purpose of the invention is to increase the speed of the device for cases of small increments of the argument representing 2, where 1, 2, 3, .... , (n-1). The goal is achieved by the fact that in the device containing the first, second, third and fourth registers, the first and second; accumulators-subtractors and a D-flip-flop, the information input of the device connected to the installation input of the first register the first adder-subtractor, the outputs of the third and fourth registers are connected, respectively, with the first and second information inputs, the second adder-subtractor, the output of which is connected to the input of the third register, output n The first adder-subtractor is connected to the input of the second register and the input of the O-triggea, the inverse output of which is connected to the control input of the second adder-subtractor, the first and second shift, priority block, multiplexer, pulse generator are entered. trigger trigger, the first and second OR elements and the AND element, the information input of the device connected to the first input of the adder and information input of the first shifter, the output of which is connected to the setup input of the fifth register, the output of which Connected to the first information input of the multiplexer, the output of which is connected to the second information input of the first adder-subtractor, the output of the character of the adder is connected to the first input of the first OR element, the output of which is connected to the control input of the first adder-subtractor, information output of the adder is connected to the input of the priority block , the signal output of which is connected to the first inlet of the second OR element, the information output of the priority block is connected to the control inputs of the first second shifters and set the fourth input, the output 3 of the lower bit of which is connected to the second input of the second OR element, the output of which is connected to the zero input of the trigger trigger, the direct output of which is connected to the control input of the multiplexer and the first input of the And element, the second input of which is connected to the output the pulse generator, and the output is from the shift control inputs of the fourth and fifth registers; the third register output is connected to the information input of the second shift, the output is connected to the second information input of the multi ipleksora, straight output D-flip-flop is coupled to a second input of said first OR gate, a control input device connected to a single input start trigger. The drawing shows a block diagram of a device for calculating a reciprocal. The device contains an adder 1, adders-read 2 and 3, registers lS, shifters 9 and 10, multiplexer 11 priority block 12, pulse generator 13, trigger trigger T4, P-trigger 15, element I 1b, elements 1PI 17 and 18 Priority unit 12 generates a logical unit signal at the highest information output of the unit in the corresponding bit of which one is contained, if the number is. equal to zero, the unit appears at the signal output of the block. The device works as follows. Suppose that at some j-th time in the register k is written, but the number X ;, whose return value, calculated by the device at the j-th moment of time, store in the register 6. The information input of the device receives a new value the argument from which in the adder 1 the difference yX X is formed is Xs where / fr This difference (AXj 2 (J 1, 2, ..., n-1) from the adder 1 is transmitted (signed) to the priority block for analysis 12, where it determines the most significant bit number / (in the difference code uXj, in which the unit is written, in accordance with the expression L (-yy, o1, .o, 3 where r I 1 is the operator of the selection of the highest unit in the code uXj; g.-I is the state of the bits of the code ° Vo. The difference sign determines the operation of the calculator-calculator in the preparatory cycle, in which the initial value of the partial remainder is determined) jXl -iUM-). (f) For this, the previous value of the reciprocal of y (, jj stored in register 6, is transmitted shifted by bits to the right (this corresponds to multiplication by), carried out by the shifter 10, controlled by e-. priority block 12, through multiplexer 11 to the input of adder-subtractor 2. In addition, the value of the argument is written to the register t and transmitted through the shifter 9 with a shift to the bits to the right in register 7) and in register 8 is written one in / (- 3 th bit, which corresponds to the formation of initial con2, where, respectively, .2 With the arrival of the control signal, Trigger I is set to one state and allows 13 pulses to pass through And 1b to the shift inputs of registers 7 and 8. So happen t formation of increments by adder-subtractor 3 to a previously calculated (stored and Register 6) result according to the expression, Hr-jH, H -.- T4vb-g The sign of the first increment in the j-th cycle is determined by the sign stored in the P-trigger 15 whose value is a coded value q, and multiplexer 11 connects to the input of the adder-subtractor 2 the output of the shift register 7. At (in all digits 0) the value of V; s is equal to the already calculated and - value, in the case where A. functions similarly 2, differing from it truncated it insulating cycle conductive depend on the value P and the initial conditions, rbri. JH-i st