SU1022158A1 - Вычислительное устройство - Google Patents
Вычислительное устройство Download PDFInfo
- Publication number
- SU1022158A1 SU1022158A1 SU802863307A SU2863307A SU1022158A1 SU 1022158 A1 SU1022158 A1 SU 1022158A1 SU 802863307 A SU802863307 A SU 802863307A SU 2863307 A SU2863307 A SU 2863307A SU 1022158 A1 SU1022158 A1 SU 1022158A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- block
- outputs
- address
- output
- Prior art date
Links
Landscapes
- Advance Control (AREA)
Abstract
1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО , содержащее буферные блоки пам ти множител н слагаемого, регистр множимого, генератор синхросигналов, два счетчика адресов, коммутатор синхросигналов , арифметический блок, блок меток опера1здов, причем первый к второй выходы генератора синхросигналов соединены с входами синхронизации фёрньк блоков пам ти слагаемого и множител соответственно , первый и второй входы блока меток операндов соединены с шиной меток операндов и адресной шиной устройства соответственно, третий и четвертый входы блока меток с терандов подключены к выходам первого и второго счетчиков адресов соответственно, р т л и ч а ю ш е е с тем, что, с целью noBbmieни быстродействи , устройство содержит блок параллельного запроса опёраэдов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и два триггеры прерьшани , причем шф)рмационные входы арифметического блока подключены к выходам регистра множимого и буферных блоков пам ти множител и слагаемого входь синхронизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен с информационным входом буферного блока пам ти слагаемого, первые адресные входы буферных блоков -пам ти множител Ч слагаемого соединены с выходами первого и второго регистров адреса соот .ветственно, тшформационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, инфорО мационные входы которого соединены с э д выходами второго и третьего счетчиков адреса, выходы первого и второго регистров адреса соединены с п тым и СП шестым входами блока меток опера1одов 90 соответственно, выходы которого с первого по трютий соединены .с соответствующими входами блока готовности операндов , четвертый вход которого соединен с шиной запросов устройства, п тый, шестой, седьмой и восьмой входы блока готовности операндов соединены с первым вторым, третьим и четвертым выходами блока параллельного запроса операщюв соответственно, п тый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов.
Description
первый и второй выходы блока готовности операвдов соедине ы с информационными входами первогои второго триггеров прерывани соответственно, вьйсод первого триггера прерывани соединен с нулевым входом второго триггера прерывани и первым управл зошим входом коммутатора синхросигналов, выход второго триггера прерывани соединен с нулевым входом первого триггера прерывани и вторым управл эщим входом коммутатора синхросигналов, информационные входы которого соединены с первым и вторым выходами генератора синхросигналов , синхровходы первого и второго триггеров прерывани соединены с вторым и первым выходами генератора синхросигналов соответственно, информационные входы регистра множимого и фарных блоков пам ти множител и слагаемого соединены с информапионнЬй шиной устройства, выход буферного блока пам ти слагаемого соединен с информационной шиной устройства, вторые адреные входы буферных блоков пам ти множтел и слагаемого соединены с адресной шиной устройства, входы управлени вводом-вьшодом буферных блоков пам ти множител и слагаемого соединены с шиной запросов устройства, первый выход блока параллельного запроса операндов соединен с улравл юшим входом записи буферного блока пам ти слагаемого, выходы коммутатора синхросигналов соединены с синхровходами регистров адреса и входом блока параллельного запроса операндов.
2. Устройство по п. 1, о т л и ч а ю щ е е с тем, что, блок меток операндов содержит дешифраторы, регистры, триггеры, элементъ И и ИЛИ, причем входы первого, второго и третьего дешиф раторов соединены с п тым, вторым и третьим входами блока, выходы первого н второго дешифраторов соединены с первыми входами элементов И первой и второй групп, вторые входы которых соед1шены с седьмым и первым входами блока соответственно, выходы элементов И первой и второй групп соединены нулевыми и единичными установочными входами разр дов первого регистра соответственно , выходы которого соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами третьего дешифратора, Бьрсоды элементов И третьей группы соединены с входами первого элемента , выход которого соединен с первым в укодом блока, входы четвертого и п того дешифраторов соединены с шестым и вторым входами блока .соответственно , выходы которых соединены с первыми входами элементов И четвертой и п той групп соответственно, вторые входы которых соеаиненыг соответственно с седьмьм и первым входами блока, выходы элементов И четвертой и п той групп соединены с нулевыми и единичнымк установочными входами разр дов второго регистра соответственно, выхода которого соединены с первыми входами элементов И шестой и седьмой групп, выходы которых подключены к входам второго и третьего элементов ИЛИ соответственно , выходы которых соединены соответственно с вторым выходом блока . и первым входом блока, нулевой и единичный входы триггера подключены к седьмому и первому входу блока соответст венно, а выход - к третьему выходу блока и первому входу блока, вторые входы : элементов И шестой группы соединены с выходами шестого дешифратора, входы которого соединены с четвертъ1М входом блока, вторые вхо.аы элементов И седьмой группы соединены с вько,аами п того дешифратора.
3.Устройство по п. 1, о т л и - чающеес тем, что блок параллельного запроса операщюв содержит счетчик, дешифратор микроопераций и четыре триггеры, информационные входы которых соединены с выходами дешифратора микроопераций, п тый выход которого подключен к п тому выходу блока, входы дешифратора микроопераций соединены с выходами счетчика, вход которого соединен с входом блока и синхровходами
-триггеров, выходы которых соединены с соответствующими выходами блока.
4.Устройство по п. 1, о т л и ч а ю щ е е с тем, что блок готовности операвдов содержит элементы И и ИЛИ, причем входы первого элемента ИЛИ соединены с выходами элементов И с первого по третий, а выход соединен с первым выходом блока, входы второго лемента ИЛИ соединены с выходами
Элементов И с четвертого по шестой, а выход соединен с вторым выходом блока , первые входы первого, второго и третьего элементов И соед1шены соответственно с п тым, шестым и седьмым входами блока, первые входь четвертого, п того и шестого элементов И соединены соответственно с шестым, седьмым и восьмым входами блока, вторые входа первого и п того элементов И соеди-ментов И соединены соответственно с
нены с четвертым входом блока, вторыепервым, вторым и третьим входами бповходы второго, третьего и шестого эле- . ка.
1022158
Изобретение относитс к вычислитель ной технике и может найти применение в специализированных цифровых вычисли тельных машинах. Известны вычислительные устройства ориентированные на выполнение парной операции по формуле 7. U -v Y, где X - множитель, U - множимое и ( - слагаемое. Такие устройс-гаа соедержат буферные блоки пам ти множител и слагаемого, счетчики адресов, регистр множимого, арифметический блок (последовательного или параллельного действи ) и генератор синхросигналов 1 и 2. Однако в этих устройствах арифметические блоки начинают функционировать после ввода группы множителей и слагае мых в ферные блоки пам ти по поступ нию операнда в регистр множимого, что не позвол ет полностью совместить во времени обработку с вводом операндов. Наиболее близким к предлагаемому вл етс устройство, содержащее буферн блоки пам ти множител и слагаемого, регистр множимого, счетчики адресов, генератор синхросигналов:, коммутатор синхросигналов, ари4метический блок и блок меток операндов, подключенный к вьссодам счетчиков адресов 3. Недостатком известного-устройства вл етс то, что последовательный анализ меток операндов, не совмещенный с работой арифметического блока, 1фиводит к потер м времени. Цель изофетени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство, содержащее буферные блоки пам ти множител и слагаемого, регистр множимого, генератор синхросигналов , два счетчика адресов, коммутатор синхросигналов, ари4 «1етический блок, блок меток операндов, причем первый и второй выходы генератора синх росиг::алов соединены с входами синхро низации буферных блоков пам ти слагаемого и множител соответственно, первый и второй входь блока, меток операндов соединены с игайой меток операндов и адресной щиной устройства соответственно , третей и четвертый входы блока меток операндов подключены к выходам первого и второго счетчиков ресов соответственно, введены блок параллельного запроса операндов, блок готовности операндов, третий счетчик адреса, коммутатор а,цресов, два регистры адреса и два триггеры прерывани , причем информационные входы ари4«иет ческого блока подключены к выходам регистра множимого и буферных блоков пам ти множител и слагаемого, вкооы сийхрони&ации ; арифметического блока подключены к вь1ходам коммутатора синхросигнале выход арифметического блока соединен с {информационным входом у рвого блока пам ти слагаемого, первые адресные входы буферных блоков пам ти множител и слагаемого соединены с. выходами iпервого и второго регистров адреса соответственно, информационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, информационные входы которого соединены с выходами второго и третьего счетчиков адреса, выходы первого и второго регистров адреса сое щшены с п тым и шестым входами блока меток операндов соответственно выходы которого с первого по третий соедшюны с соответствующими входами блока готовности операндов , четвертый вход которого соединен с шиной запросов устройства, п тый, шестой седьмой и восьмой входы блока готовности сшераддов соединены с первым , вторым, третьим и четвертым выходами блока параллельного запроса операндов соответственно, п тый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов, первый и второй выходы блока готовности операндов соединены с информационными входами первого и второго триггеров прег ьшани соответственно , выход первого триггера прерывани соединен с нулевым входом второго триггера прерьгоани и первым управл ющим входом коммутатора синхросигналов , выход второго триггера прерьюани соединен с нулевым входом первого триггера прерьшани и вторым управл ющим входом коммутатора синхросигналов, информационные входы которого соединены с первым и вторым вькодами генератора синхросигналов, синхровходы первого и второго триггеров прерывани соединены с вторым и первым выходами генератора синхросигналов соответственно , информационные входы регистра множимого и ферных блоков пам ти множител и слагаемого соеданены с информационной шиной устройства, выход буферного блока пам ти слагаемого соединен с информационной шиной устройства вторые адресные входы буферньюс блоков множител и слагаемого соединены с адресной шиной устройства, входы управленш вводом-выводом буферных блоков пам ти множител и слагаемого соединены с шиной запросов устройства, первый выход блока параллельного запроса операндов соединен с управл ющим входом записи ферного блока пам ти слагаемого, выходы комклутатрра синхросигналов соединены с синхровходами регистров адреса и входом блока параллель ного запроса операндов. Кроме того, блок меток операндов содержит дешифраторы, регистры, тригге ры, элементы И и ИЛИ, причем входы первогО| второго и третьего дешифраторов соединены с п тым, вторым и треть им входами блока, выходы первого и вто рого деши торов соедннены с первыми входами элементов И первой и второй групп, вторые входы которвдх соединены с седьмым и первым входами блока cooi ветственно, взыходы элементов И первой и второй групп средвнены с нулев1 1ми и единичными устаж вочными входами разрщюв nepfioro регистра соответственно, выходы которого соединены с первыми входами эл лентов И третьей грутшы вторые входы которых соединены с вы- ходами третьего дедп ратора, выходы элемента И третьей группы соеданены с входами нер&ого элемента ИЛИ, выход KoTopoix) сосуЕШНе с первым вызсодом блока, входы четверп го и п того раторов соедннены с шестым и BTopidM входами блока соответственно, выходь которых соединены с первыми входами элементов И четверткой и п той групп соответственно, вторые входы которых соединены соответственно с седьмым и первым входами блока, выходы элементов И четвертой и п той групп соединены с нулевыми и. единичными установочными входами разр дов второго регистра соответственно , выходы которого соединены с входами элементов И шестой и седьмой групп, выходы которых подклкмены к входам второго и третьего элементов ИЛИ соответственно, выходь которьа соединены соответственно с вторым ы 1ходом блока и первым входом блока, нулевой и единичный входы триггера подключены к седьмому и первому входу блока соответственно, а выход - к третьему выходу блока и первому входу блока, вторые входы элементов И шестой группы соединены с выходами шестого дешифратора, входь которого соединены с четвертым входом блока, вторые входы элементов И седьмой группы соединены с выходами п того деши4 тора. Причем блок параллельного запроса операндов содержит счетчик, дешифратор микроопераций и четыре триггеры, информационные Bxojubi которых соединены с выходами дешифратора микроопераций, п тый выход которого подключен к п тому выходу блока, выходы дешифратора микроопераций соединены с вькодами счетчика, вход которого соединен с входом блока и синхровходами триггеров, выходы которых соединены с соответствующими выходами блока. При этом блок готовности операндов содержит элементы И и ИЛИ, причем вход1 1 первого элемента ИЛИ соеданены с выходами элементов И с первого по третий, а выход соединен с первым выходом блока: входы второго элемента ИЛИ соединены с выходами элементов И с четвертого по шестой, а выход с оединен с вторым выходом блока, первые входы первого, второго и третьего элементов И соединены соответственно с п тым, шестым и седьмым входами блока, nefSbie входы четвертчих), п того и шестого элементсш И соединены соответственно с шестым, седьмым и восьмым входами блока, вторые входы nepiBoro в п того элементов И соедвневы о четверпдм входом блока, вторые входы второго, третьего и шестого элементчж И доедннены соответственно с первым, вторым и третьим вэсодами блока. На фиг. 1 показана схема вычислительного устройства; на фйг. 2 - то же блока меток операндов; на фиг- 3 - то же, блока параллельного .запроса операн дов; на фиг. 4 - то же, блока готовностй операндов; на фиг. 5 - временна диаграмма работы устройства. Вычислительное устройство (фиг. 1) содержит буферные блоки пам ти множител 1 и слагаемого 2, регистр 3 множимого, генератор 4 сщссросигнапов два счетчика 5 и 6 адресов, коммутатор 7 синхросигналов, арифметический блок 8, блок 9 меток операвдов, шину 1 меток операндов, адресную шину 11 уст ройства, блок 12 параллельного запроса операндов, блок 13 готовности операндов , третий счетчик 14 адреса, коммутатор 15 адреса, два ретист1ил 16 и 17 адреса, два триггеры 18 и 19 пре- рьтани , информационную шину 20 устройства и шину 21 запросов устройства. Блок 9 меток операндов {фиг. 2) содержит шесть дешифраторов 22-27, два регистры 28 к 29, семь групп элементов И ЗО-36, три элемента ИЛИ 37-39 и триггер 40. Блок 12 параллельного запроса операндов (фиг, 3) содержит счетчак 41, дешифратор 42 микроопераций и четыре триггеры 43-46. Блок 13 готовности операндов содержит шесть элементов И 47-52 и два элемента ИЛИ 53 и 54. Устройство работает следующим образом . Опёрад{Ш в вычислительное устройство поступают по информацисжным входам регистра 3 мнозкимого и буферных блоков пам ти множител I и слагаемого 2. Результаты вычислений вывод тс по информационной шине 2О устройства, соединенной с выходом блока пам ти слагаемого, в котором накапливаютс результаты вычислений арй етического блока 8. Ввод операндов и вывод резуль татов осуществл5потс по сигналам, поступающим по шине 21 запросов устройства , св занной с управл ющими входами буферных блоков пам ти множител 1 и слагаемого 2. Ввод операндов сопровохдзаефс уста новкой меток операндов по сигналам, поступающим по шунаправленной шине 10 меток операндов, причем к:аждому вводимому операнду соответствуют свои метки . При установке метки множител вводимого операнда сигнал по адресной шине 11 поступает в бпо«: 9 ва ъ-юрой 1дешифратср 23, а при установке метки слагаемого - на п тый дешифратор 26, Открываютс соответствующие адресу, операнда элементы И второй 31 и п той 34 , через которые сигнал записи метки операнда поступает на единичные входы первого и второго регистров |28 и 29. В случае установки метки множимого запись метки производитс в триггер 4О без дешифровки адреса, кай регистр 3 рассчитан на один ;операнд. Ввод операндов производитс асинхооно с работой вычислительного устройств ва. Дл синхронизации блоков устройства служит генератор 4 синхросигналов, который вырабатывает четыре последовательности синхросигналов: две некомму тируемые и две проход щие через коммутатор 7 синхросигналов. , Период следовани синхросигналов определ ет длительность парной операции в ари(метическом блоке 8 (фиг. 5), который имеет конвейерн5гю структуру, ив нем одновременно выполн етс перемножение двух операндов и подсумми|ювание слагаемого к произведению Полученного в предыдущем периоде. Некс лмутируемые синхросигналы первого и второго выходов генератора 4 синхросигналов соединены с входами синхронизации буферных блоков пам ти множител 1 и слагаемого 2 и используютус дл обслужтзани циклов чтени и записи операндов.. Буферные блоки 1 и 2 пам ти допускают два обращени на чтение или запись операвиюв в течение периода парной операции, причем чтение операндов осуществл етс во второй половине периода, а запись результатов ft буферный блок 2 пам ти слагаемохх) - в первой половине периода. Это распределение времени в течение периода не распростран етс на ввод и вьшод операндов по информационной шине устройства. Синхросвгналы с выхода .коммутатора 7 синхросигналов поступают ва синхровход счетчика 41 блока 12 параллельного запроса операндов и измен ют его состо ние . о состо нии счетчика 41 поступает на вход дешифратс в 42 мшфо (шерацнй, в котором, в зависш«ости от шлполн емой процедуры, запрограмм ро- ващ, Бакие и операндов требуютс дд . вшюлненн спедукшей паркой операции. Установка запросов на множитель, слагаемое и множимое осуществл етс на втором, третьем к четъертом триггерах , соответствевно, а первый триггер 43 служит дл установки аапрсхза на запись результатов в.блок 2 буферной пам ти слагаемого. Причем установка первого , второго и третьего триггеров 4345 происходит по одному сшссросигналу, а триггера 4 другому синхросигналу . Проверка наличи требуемых операндов в вычислительном устройстве, а также незан тость соответствукмаего ферного блока пам ти, осуществл етс в блоке 13 готовности операндов по сигналам запросов от блока 12 и прочитанным меткам операндов из блока 9 меток операндов . Считывание меток множител и слагае мо1) происходит путем дешифрировани адресов множител и слагаемого, поступающих на третий и шестой дешифраторы 24 и 27 блока 9 от первого 5 и второго 6 счетчиков адреса соответственно. Открываютс соответствующие адресам элементы И третьей 32 и шестой 35 групп, через которые метки операндов с выходов первого и второго регистров 28 и 29 поступают на входы первого и второго элементов ИЛИ 37 и 38 на первый и второй выходы блока 9, сое диненные с первь0и и вторым входами блока 13, Метка множимого с выхода триггера 40 поступает на третьи входы блока 9 и блока 13.. На элемент И 47 поступают сигналы Збшроса на запись результата с первого выхода блока 12 и сигнал запроса по шине 21 на обслуживание буферным блоком 2 пам ти слагаемохх). На элемент И 48 поступает сигнал запроса на чтение множител с второго выхода блока 12 и метка множител с первого выхода блока 9; На элемент И 49 посту- пает сигнал запроса на чтение слагаемого с третьего выхода блока 12 и метка слагаемого с второго выхода блока 9. На элемент И 50 поступает сигнал за- проса на чтение множител от блока 12 и сигнал запроса по шине 21 на обслуживание буферным блоком 1 множителе. На элемент И 51 поступает сигнал запроса на чтение слагаемого от блока 12 и сигнал запроса по шнне 21 на обслуживание буферным блоком 2 пам ти слагаемого. На элемент И 52 поступает сигнал запроса на множимое с четаертого выхода блока 12 и метка множимого с третьего выхода блока 9. В случае, когда любой из выходов (с первого по ..Четвертый) блока 12 находитс в акт«внскм состо нии, но гребу&мъЛ операнд не обеспечен меткой, т.е. он еще не поступил в вычислительное устройство, или буферный блок пам ти имеет запрос на обслуживание по шине 21, имеющей более высокий приоритет, то срабатывают соответствукицие элементы И 47-52, и через элементы ИЛИ 53 и 54 сигналы поступают на первый и второй выходы блока 13 готовности стерандов и далее на информационные входы первого и второго триггеров 18 и 19 прерывани , синхровходы которых соединены с некоммутируемыми выходами генератора синхросигналов. В моменты времени, определ емые синхросигналами , триггеры 18 и 19 при наличии сигнала на информационном входе устанав ливаютс в состо ние прерывани выполн емой процедуры путем подачи запрещающих сигналов на управл ющие входы коммутатора 7 синхросигналов. Этим блокируетс поступление коммутируемых , синхросигналов ко всем блокам устройства и обеспечиваетс режим хранени информбшии во всех блоках. В состо нии прерывани функционируют только буферные блоки 1 и 2 пам ти, которые могут в это врем обслуживать запмюы по шине 21. . Дл предотвращени установки второго (первого) триггера 19 (18) в состо ние прерывани в то врем , когда первый (второй) триггер 18 (19) уже находалс в этом состо нии, выход первого триггера 18 соединен с нулевым входом второго триггера 19, а выход последнего с нулевым входе первого триггера 18. Как только причина, вызвавша прерывание будет уст инёна, т.е. по витс требуемый операнд или освободитс мый буферный блок пам ти, триггеры прерывани 18 и 19 по очередному некоммутируемому синхросигналу переключаютс и снимают запрет на прохождение к {мутируемых сиюфосигналов хо всем блокам, в том числе ш.к счетчику 41 блока 12, обеспечива дальнейщее продвижение по алгоритму выполн емой процедуры. По сигналам дешИ|} тора 42 микроопераций, поступающих на п тый блока 12 параллельного запрора операндов, переключаютс первый, второй и третий счетчики 5, 6 и 14 адреса, а содержимое счетчиксж адреса переписываетс в первый,и втчфой регистры 16 и 17 адреса, причем во второй регистр 17 адреса через коммутатор 15 адреса, который во второй поповиве периода парной операции пропускает ajqpec от счетчика 14 на запись результата в буферный блок 2 пам ти слагаемого, а в nepiaofl половине - адрес от счетчика 6 на чтение слагаемого. Запрос на обслуживание записи резуль тата поступает с первого гаыхода блока 12 на управл к ций вход записи буферного блока 2 пам ти слагаемого. Запросы в буферные блоки пам ти на чтение операвдов дл арифметического блока 8 не подаютс , так как при отсутствии запроса на запись выполн етс чтение операндов. Адреса оперзддов, вводимых и выводимых по инфо1мационной шине 2О устройсо ва , подак тс по адресной шине 11 на вторые ащюсные входы буферных блоков пам ти множител 1 и слагаемого 2 а адреса операндов дл арифметического блока 8 - на першле адресные входы блоков i и 2. Сюда же поступает адрес записываемого результата в буферный блок 2 пам ти слагаемого. Приоритетные схемы блоков 1 и 2 пам ти при наличии запросов по шине 21 пер к,шочают адрес с первых адресных входов на вторые. При выполн@1ии чтови операнда из буферного блока 1 naMsrra множител и регистра 3 множимого по сигналу от бпо ка 12 параллельного запроса операндов, поступающему на седьмой вход блока 9 меток шерандов происходит сбрею меток читаемых операндов в первом регистре 28 и триггере 4О, причем в регистре 28 только в. чейке выфанной по нулевому входу элементом И первой группы ЗО выбранной) в свок очередь, первым дешифратором по адресу, постзшйвшему на п тый вход блока 9 от первого регистра 16 адреса. В сштачие от сфрса меток множител и множимого, сброс метки слагаемого осуществл етс не в момент чтени операнда а во врем запи си результата. Пр этсиу адрес поступает во втором регистре 17 адреса на четвертый д оифратор блока 9, срабатыва соответствующий элемент четвертой группы 33 и обнул етс чейка второго регистра 29. При запросе на вьшод операнда из вычислительного устройства по шине 20 адрес операнда поступает на п тый де- ши4чратор 26, и метка результата через : соответствующий элемент И. седьмой группы 36 и третий элемент ИЛИ 39 поступает на двунаправленную шИну 1О меток операндов. Сюда же поступает метха множимого с выхода триггера 40. По состо нию меток результата и м11ржим.ого внешнее устройство, осуществл ющее ввод и вывод операндов, организует работу по выгрузке результатов и загрузке очередных множимых. Предлагаемое техническое решение позвол ет совместить во времени выполнение а1%фметичес|сих операций над некоторой совокупностью операндов дл одной парной операции с анализом готовности следукицей группы операндов дл другой парной операции. Кроме того, экономи времени в предлагаемом устройстве продсхо ит за счет того, что потери времени на синхронизацию в случае него .товности операндов или буферных запоминающих устройств сведены к минимуму : проведением анализа готовности операндов к двум моментам времени в течение периода паркой операции. Быстродействие помышаетс в 1,2-2 ра- . за по сравнению с известными технически:ми решени$олк, что снижает йатраты : машинного времени ушверсальной ЭВМ . в кшшлексе, с которой работает специализированный процессор. Экономи машинного времени универсальной ЭВМ особенно важна при обработке сейсмической И1 Ьрмации,|:,- характеризующейс большими массивами данных и .временными процедурами обработКЕ (например, свертка, быстрое лреобра. зование Фурье, ревурсивна фильтраци в щ.).
pAI /
/
fff
Фиг. 1 .
Ф&г.1
Фаг.
Фег.
e,7ff vfff/ f /ff/ff &yv eff / f /7ife ff
/7fat/od
ffffff ffjf fffffjffff y
фуг.
Claims (4)
1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее буферные блоки памяти множителя и слагаемого, регистр множимого, генератор синхросигналов, два счетчика адресов, коммутатор синхросигналов, арифметический блок, блок меток операндов, причем первый н второй выхода генератора синхросигналов соединены с входами синхронизации буферных блоков памяти слагаемого и множителя соответственно, первый и второй входа блока меток операндов соединены с шиной меток операндов и адресной шиной устройства соответственно, третий и четвертый входа блока меток операндов подключены к выходам первого и второго счетчиков адресов соответственно, р т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит блок параллельного запроса операндов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и два триггеры прерывания, причем ’ информационные входы арифметического блока подключены к выходам регистра множимого и буферных блоков памяти множителя и слагаемого, входа синхронизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен с информационным входом буферного блока памяти слагаемого, первые адресные вхо- g ды буферных блоков памяти' множителя И слагаемого соединены с выходами первого и второго регистров адреса соот.ветственно, информационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, информационные входы которого соединены с выходами второго и третьего счетчиков адреса, выходы первого и второго регистров адреса соединены с пятым и шестым входами блока меток операндов соответственно, выхода которого с первого по третий соединены с соответствующими входами блока готовности операндов, четвертый вход которого соединен с шиной запросов устройства, пятый, шестой, седьмой и восьмой входы блока готовности операндов соединены с первым вторым, третьим и четвертым выходами блока параллельного запроса операндов соответственно, пятый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов,
SLL... 1022158 первый и второй выходы блока готовности операндов соединены с информационными входами первого’и второго триггеров прерывания соответственно, выход первого триггера прерывания соединен с нулевым входом второго триггера прерывания и первым управляющим входом коммутатора синхросигналов, выход второго триггера прерывания соединен с нулевым входом первого триггера прерывания и вторым управляющим входом коммутатора синхросигналов, информационные входы которого соединены с первым и вторым выходами генератора синхросигналов, синхровходы первого и второго триггеров прерывания соединены с вторым и первым выходами генератора синхросигналов соответственно, информационные входы регистра множимого и буферных блоков памяти множителя и слагаемого соединены с информационной шиной устройства, выход буферного блока памяти слагаемого соединен с информационной шиной устройства, вторые адресные входы буферных блоков памяти множителя и слагаемого соединены с адресной шиной устройства, входы управления вводом-выводом буферных блоков памяти множителя и слагаемого соединены с шиной запросов устройства, первый выход блока параллельного запроса операндов соединен с управляющим входом записи буферного блока памяти слагаемого, выходы коммутатора синхросигналов соединены с синхровходами регистров адреса и входом блока параллельного запроса операндов.
2. Устройство по π, 1, о т л и чающееся тем, что, блок меток операндов содержит дешифраторы, регистры, триггеры, элементы И н ИЛИ, причем входы первого, второго и третьего дешифраторов соединены с пятым, вторым и третьим входами блока, выходы первого и второго дешифраторов соединены с первыми входами элементов И первой и второй групп, вторые входы которых соединены с седьмым и первым входами блока соответственно, выходы элементов И первой и второй групп соединены с нулевыми и единичными установочными входами разрядов первого регистра соо'ьветственно, выходы которого соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами третьего дешифратора, выходы элементов И третьей группы соединены с входами первого элемента ИЛИ, выход которого соединен с пер вым выходом блока, входы четвертого и пятого дешифраторов соединены с шестым и вторым входами блока соответственно, выходы которых соединены с первыми входами элементов И четвертой н пятой групп соответственно, вторые входы которых соединены,' соответственно с седьмые и первым входами блока, выходы элементов И четвертой и пятой групп соединены с нулевыми и единичными установочными входами разрядов второго регистра соответственно, выходы которого соединены с первыми входами элементов И шестой и седьмой групп, выходы которых подключены к входам второго и третьего элементов ИЛИ соответственно, выходы которых соединены соответственно с вторым выходом блока . и первым входом блока, нулевой и единичный входы триггера подключены к седьмому и первому входу блока соответственно, а выход - к третьему выходу блока й первому входу блока, вторые входы : элементов И шестой группы соединены с выходами шестого дешифратора, входы которого соединены с четвертым входом блока, вторые входа элементов И седьмой группы соединены с выходами пятого дешифратора.
3. Устройство· по п, 1, о т л и чающееся тем, что блок параллельного запроса операндов содержит счетчик, дешифратор микроопераций и четыре триггеры, информационные входа которых соединены с выходами дешифратора микроопераций, пятый выход которого подключен к пятому выходу блока, входы дешифратора микроопераций соединены с выходами счетчика, вход которого соединен с входом блока и синхровходами > -триггеров, выхода которых соединены с соответствующими выходами блока.
4. Устройство по п. ^отличающееся тем, что блок готовности операндов содержит элементы И и ИЛИ, причем входы первого элемента ИЛИ соединены с выходами элементов И с первого по третий, а выход соединен с первым выходом блока, входа второго элемента ИЛИ соединены с выходами элементов И с четвертого по шестой, а выход соединен с вторым выходом блока, первые входы первого, второго и третьего элементов И соединены соответственно с пятым, шестым и седьмым входами блока, первые входа четвертого, пятого и шестого элементов И соединены соответственно с шестым, седьмым и восьмым входами блока, вторые вхо ды первого и пятого элементов И соединены с четвертым входом блока, вторые входы второго, третьего и шестого элементов И соединены соответственно с первым, вторым и третьим входами блока.
Ч
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802863307A SU1022158A1 (ru) | 1980-01-03 | 1980-01-03 | Вычислительное устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802863307A SU1022158A1 (ru) | 1980-01-03 | 1980-01-03 | Вычислительное устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1022158A1 true SU1022158A1 (ru) | 1983-06-07 |
Family
ID=20869508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802863307A SU1022158A1 (ru) | 1980-01-03 | 1980-01-03 | Вычислительное устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1022158A1 (ru) |
-
1980
- 1980-01-03 SU SU802863307A patent/SU1022158A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Разработка многофункционального спецпроцессора дл сейсиообрабатывающих систем СП-М222. Отчет по НИР (инв. номер отчета во ВНТИ11 Б 692284), Краснодар, 1977, с. 6-18. 2.2938 Array Processor, Model 1, RPOX , Model 2, RPQ 8l5l88.Custom Equipment Discription. International BusinessMacfiines Corp., Forth mition, 1975, :pp. 5-11. 3.Array Transform Processor. Operation ani Maintenance Manual. Prepared Data Systems. Raytheon, Norwood, Massachusets, 1972, Vol. 1 p. U.1-й.22 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3689895A (en) | Micro-program control system | |
US3213427A (en) | Tracing mode | |
SU1022158A1 (ru) | Вычислительное устройство | |
JPS62279438A (ja) | トレ−ス回路 | |
SU1024927A1 (ru) | Микропрограммный процессор | |
SU1405049A1 (ru) | Устройство дл суммировани двух чисел с плавающей зап той | |
SU1439600A1 (ru) | Устройство дл определени производительности ЭВМ | |
SU1605273A1 (ru) | Многоканальное устройство дл сбора информации | |
SU1341636A1 (ru) | Устройство дл прерывани программ | |
SU1532929A1 (ru) | Устройство дл распределени задач между процессорами | |
RU2010318C1 (ru) | Устройство управления памятью | |
SU1446624A1 (ru) | Устройство дл отладки многопроцессорных систем | |
SU1030805A1 (ru) | Устройство дл отладки программ | |
SU1195364A1 (ru) | Микропроцессор | |
SU1608675A1 (ru) | Устройство дл контрол выполнени программ ЭВМ | |
SU1683019A2 (ru) | Устройство дл отладки программ | |
SU1539776A1 (ru) | Устройство микропрограммного управлени | |
SU1735855A1 (ru) | Устройство дл отладки мультипрограммных систем | |
SU1137472A1 (ru) | Устройство дл отладки программ | |
SU1387000A1 (ru) | Устройство дл формировани признака команды | |
SU1383373A1 (ru) | Устройство дл прерывани при отладке программ | |
RU1837287C (ru) | Устройство дл распределени заданий процессорам | |
SU1737454A1 (ru) | Устройство дл запоминани трассы функционировани многопроцессорных систем | |
SU1163325A1 (ru) | Устройство дл распределени заданий между ЭВМ в многомашинной вычислительной системе | |
SU1472909A1 (ru) | Запоминающее устройство с динамической адресацией |