RU1837287C - Устройство дл распределени заданий процессорам - Google Patents

Description

Изобретение относитс  к области вы- ислительной техники и может быть исполь- овано в разработках аппаратного

Диспетчера при обработке пакета задач в ногопроцессорной или многомашинной

(ычислительной системе.

Цель изобретени  - расширение функ- иональных возможностей за счет органи- ации распределени  пакета задач с рерывани ми.

На фиг.1 представлена структурна  схе- :а устройства дл  распределени  заданий роцеСсорам; на фиг.2 - структурна  схема лока управлени ; на фиг.З - структурна  хема коммутатора; на фиг.4 - структурна  хема сумматора.

Устройство содержит (см. фиг. 1) блок уп- авлени  1, элемент ИЛИ 2, счетчик 3, реги- тры 4 и 5, счетчик б, коммутатор 7, схему равнени  8, элемент ИЛИ 9, регистр 10, лок регистров 11i...11n, мультиплексор 12, шоки элементов И-ИЛИ 13 и 14, сумматор Т

15. блок элементов И-ИЛИ 16, регистр 17, схему делени  18, регистр 19, схему сравнени  20, элемент задержки 21, блок элементов И 22, вход 23т, на который подаетс  сигнал запуска, входные шины 232. на которые подаетс  код числа процессоров, входные шины 23з, на которые подаетс  код числа заданий, входы 24,...,24П дл  записи кодов весов задач, выход 25, с которого выдаетс  сигнал останова, выходные шины 26, с которого выдаетс  код задани  в процессоры .

Блок управлени  1 (см. фиг.2) содержит формирователь импульса 27, элемент ИЛИ 28, триггер 29, генератор импульсов 30, элемент ИЛИ 31, посто нное запоминающее устройство (ПЗУ) 32, элемент ИЛИ 33, счетчик 34, триггер 35, элемент ИЛИ 36, дешифратор 37, элемент ИЛИ 38, элементы И 39, 40 и 41, вход 42, вход 43, на который поступает сигнал со схемы сравнени  20 (см. фиг.1), вход 44, на который поступает сигнал

00

СА) VJ

ГО 00 4

со схемы сравнени  8 (см. фиг.1), выход 45, по которому подаетс  сигнал сброса, выходные шины 46, по которым выдаютс  управл ющие сигналы 1... 20.

Коммутатор 7 (см. фиг.З) содержит элемент И-ИЛИ 47, элементы 48i...48k, И 49t...49n. дешифратор 50, элементы И 511...51м, выходные шины 52i...52n, на которые выдаетс  код веса задани , код номера процессора, код номера задани , синхронизирующий импульс, вход 53 синхроимпульса , входные шины 54, по которым подаетс  номер процессора, входные шины 55, по которым подаетс  номер задани , входные шины 56, по которым поступает код веса задани  с выхода буферного регистра 10, вход 57, по которому поступает разрешающий импульс, с выхода ПЗУ 31 (15), входные шины 59, по которым поступает код веса задани , с выхода буферного регистра 17, вход 58, по которому поступает разрешающий импульс с выхода ПЗУ 32 (17), сходные шины СО, по которым поступает код веса задани  с выхода мультиплексора 12, вход 61, по которому поступает разрешающий импульс с выхода ПЗУ 32 (18).

Сумматор 15 (см. фиг.4) содержит блок элементов И 62, схему сложени  63, блок элемент И-НЕ 64, блок элементов И-ИЛИ 65, элемент НЕ 66, .входные шины 67, по которым поступает код первого операнда, входные шины-68, по которым поступает код второго операнда, вход 69, по которому поступает синхронизирующий иг--:пульс с ПЗУ 32, вход 70, по которому поступает код операции с ПЗУ 32, выходные шины 71, по которым выдаетс  код результата.

В исходном состо нии все счетчики, регистры и триггеры наход тс  в нулевом состо нии (входы установки в нуль на рисунках не показаны). По входам 24i...24n заноситс  веса решаемых задач, на регистр 4 по входу 23з заноситс  число задач в пакете, по входу 232 на регистр 5 заноситс  код числа процессоров.

Работа устройства начинаетс  после подачи сигнала запуска по входу 23i блока 1 (вход 42 бл.1, см. фиг.2), после чего устанавливаетс  в единицу триггер 29, единичны сигнал с выхода которого поступает на вход формировател  импульсов 27. Сформированный единичный сигнал с выхода формировател  27 (выход 45 блока 1 сбрасывает в нуль счетчики 3, 6, регистры 10, 17 (см. фиг.1). Кроме того единичным сигналом с выхода триггера 29 запускаетс  генератор 30 блока t. Единичным сигналом с выхода формировател  27 устанавливаетс  в нуль счетчик 34 и а единицу триггер 35 через элемент ИЛ И 33. После занесени  информации в регистр 4 на выходе схемы сравнени  8 (выход несравненил) будет сигнал логической единицы, который по входу 44 поступает в блок 1. Единичный сигнал с выхода

триггера 35 переводит счетчик 34 в режим счета. Следовательно, по первому импульсу с выхода генератора 30, счетчик 34 переходит п состо ние 00001, после чего выбираетс  перва  строка матрицы ПЗУ, в

результате чего на шинзх 2 и 8 (выход 46) матрицы 32 по вл ютс  сигналы логической 1 и к содержимому счетчика 3 прибавл етс  единица, а сумматор 15 переводитс  в. режим сложени . Выходы счетчика 3 подсое5 динены к адресным входам мультиплексора 12, на выходе которого по витс  код, зафиксированный на регистре 11, Далее, по второму импульсу генератора 30 выбираетс  втора  строка матрицы 32 и сигналы логнче0 ской единицы по в тс  на ее шинах 3, 4, 7, 8, 9, 12. Информаци  с регистра 11i через мультиплексор 12 поступает на первый вход элемента И-ИЛИ 13 и после подачи строби- рующего сигнала по шине 3 блока 1 посту5 п ает на вход Л первого слагаемого сумматора 15. Одновременно на пероый вход элемента И-ИЛИ 14 поступает код, выхода регистра 17 через открытый блок элементов И 22 (вначале это будет нулевой код)

0 и по стробирующему сигналу по шине 4 блока 1 поступает на вход В второго слагаемого . По сигналам с шины 7, 0 блока 1 сумматор выполн ет операцию сложени  и через элементы И-ИЛИ 16 по стробирующе5 му сигналу с шины 9 блока 1 результат суммировани  записываетс  в регистр 17, причем запись осуществл етс  по единичному сигналу, поступающему по шине 12 блока 1 через элемент задержки 21. Необхо0 димость применени  элементов 21,22 обусловлена тем, что возникает необходимость закрыти  шины с выходов регистра 17 дл  правильной работы сумматора. По третьему импульсу, с выхода генератора 30 считыва5 етс  треть  строка матрицы 32, к содержимому счетчика 3 прибавл етс  единица, при Этом никаких других преобразований в устройстве не производитс . Теперь на выходе счетчика 34 хранитс  код 000И, который

0 поступает на вход дешифратора 37, на третьем выходе которого формируетс  сш- нал логической единицы. Этот сигнал проходит через открытый элемент И 39, элемент ИЛИ 36 и сбрасывает триггер 35 а нупь, тем

5 самым счетчик 34 переводитс  в режим записи информации. Кроме того, единичный сигнал с выхода элемента 39 через элемент ИЛИ 31 обеспечивает запись в счетчик 34 кода 00010. Далее суммирование кодов происходит аналогично, пока на выходе схемы

8 не по витс  нулевой сигнал, и триггер 35 останетс  в состо нии логической единицы, на счетчике 34 сформируетс  код 0100 и будет далее выбрана четверта  строка матрицы 32. Далее, сигналом логической единицы по шине 13 блока 1 запускаетс  схема делени  18, где происходит деление суммы весов заданий, которые поступают на пер- вый вход А схемы 18, на значение числа процессоров, которое хранитс  на регистре 5. С приходом очередного импульса на счет- чик 34 из матрицы 32 считываетс  п та  строка, после чего единичный сигнал по ши- не 14 блока 1 переписывает частное из бло- ка 18 на регистр 19. При считывании из матрицы 32 шестой строки единичный сиг- нал по шине 1 блока 1 через элемент ИЛИ 9 устанавливает в нуль регистры 10 и 17, а через элемент ИЛИ 2 - счетчик 3. После считывани  седьмой строки матрицы 32 единичным сигналом по шине 2 блока 1 в счетчик 3 заноситс  вновь код единицы. Од- новременно с этим единица заноситс  и в счетчик 6 по сигналу логической единицы с шины 20 блока 1. После считывани  вось- мой строки матрицы 32 единичными сигна- лами по шинам 3 и 4 блока 1 производ тс  следующие действи . Код с регистра 11 че- рез мультиплексор 12, открытый единичным сигналом по шине 3 блока 1 элемент И-ИЛИ 13 поступает на вход А сумматора 15 (пер- вый операнд), на вход В второго операнда поступает с выхода регистра 17 (в начале код нулей) через открытый блокирующий элемент И 22 и через открытый единичный сигналом по шине 4 блока 1 элемент И- ИЛИ 14.

По сигналам погических единиц по ши- нам 7 и 8 блока 1 сумматор 15 выполн ет перацию сложени , результат с выхода сумматора 15 через открытый единичным сигналом по шине 9 блока 1 элемент И-ИЛИ 16 поступает на вход регистра 17 и по еди- ничному сигналу по шине 12 через элемент задержки 21 блока 1 записываетс  на него. После считывани  дев той строки матрицы 32, содержащей во всех разр дах только нули, никаких операций в устройстве не бу- цет происходить. При этом на выходе схемы сравнени  20 будет вырабатыватьс  сигнал чогическогонул , который поступает по вхоу 43 в блок 1, закрыва  элемент И 40, если значение суммы на регистре 17 меньше тре- эуемого времени загрузки одного процессо- за или сигнал логической единицы в противном случае. В первом случае сигнал с входа 9 дешифратора 37 через элемент И 0 не будет сбрасывать триггер 35 в нуль, на счетчике 34 зафиксируетс  код числа 10 и- будет считана дес та  строка матрицы 32.

После считывани  дес той строки матрицы 32 сигналы логических единиц, поступающие на шины 16 и 18 блока 1 открывают элемент И-ИЛИ 47 блока 7 и информаци  с 5 мультиплексора 12, счетчика 3, счетчика б по разрешающему сигналу по шине 16 блока 1 поступит в блок 7, а затем на выход 26 устройства. Далее аналогично будет выбрана одиннадцата  строка матрицы 32. При 0 этом единичный сигнал поступает по шине 2 блока 1 и к содержимому счетчика 3 прибавл етс  единица. После считывани  двенадцатой строки матрицы 32, содержащей все нули в устройстве никаких действий не

5 производитс . Если текущий номер задачи меньше, чем общее количество заданий М, то на выходе схемы сравнени  8 будет присутствовать сигнал логической единицы, поступающий на вход 44 блока 1, в результате

0 открываетс  элемент И 41 и единичный сигнал через элемент ИЛИ 36 сбрасывает в нуль триггер 35, после чего счетчик 34 переводитс  в режим записи, и в счетчик 34 записываетс  код 01000 и после выбора

5 восьмой строки матрицы 32 с выхода 8 дешифратора 37 сигнал логической единицы через элемент ИЛИ 38, элемент ИЛИ 33 поступает на установочный в единицу вход триггера 35, переключа  его в состо ние

0 логической единицы. Тем самым счетчик 34 переводитс  оп ть в режим счета, и описанный выше процесс повтор етс  до тех пор пока на выходе схемы сравнени  8 не по витс  сигнал логического нул . Этим сигна5 лом закрываютс  элементы 39 и 41 после чего будет выбрана тринадцата  строка матрицы 32 и на шине 19 блока 1 по витс  единичный сигнал. Если же на выходе схемы сравнени  20 (см. фиг.2) по входу 43 блока 1

0 будет сформирован сигнал логической единицы , то единичный сигнал с выхода 9 дешифратора 37 проходит через элемент И 40, элемент ИЛИ 36 и устанавливает триггер 35 в нуль, разрешаетс  запись информации в

5 счетчик 34, куда заноситс  код 01110. Этот код по вл етс  на выходах счетчика 34 и поступает на вход дешифратора 37, после чего единичный сигнал с выхода 14 дешифратора , проход  через элемент ИЛИ 33 и

0 вновь устанавливает в единичное состо ние триггер 35, по которому счетчик 34 переводитс  в режим счета. Далее выбираетс  четырнадцата  (нулева ) строка матрицы 32, в результате чего никаких действий в устрой5 стве не происходит. По следующему импульсу с выхода генератора 30 на счетчике 34 фиксируетс  код числа 15 и выбираетс  п тнадцата  строка матрицы 32. Единичные сигналы по шинам 5 и 6 блока 1 разрешают работу элементов И-ИЛИ 13 и 14 и информаци  с выходов регистров 17 и 19 поступает на входы А и В сумматора 15, Сигналами логической единицы по шине 7 блока 1 на сумматоре 45 осуществл етс  операци  вычитани , т.к. на шине 8 блока 1 будет нулевой сигнал, и результат такого сложени  через элемент М-ИЛИ 16 по сигналу логической единицы по шине 9 блока 1 поступает на входы буферных регистров 10 и 17, а по сигналу логической единицы по шинам 11 записываетс  на регистр 10, а по сигналу логической единицы по шине 12 через элемент задержки 21 ззпитываетсл на регистр 17. По следующему импульсу с выхода генератора 30 будет выбрана шестнадцата  строка матрицы 32, после чего сигналами логических единиц с шин 3 и 4 блока 1 информаци  с мультиплексора 12 и буферного регистра 17 через элементы И-ИЛИ 13 и 14 подаетс  на входы А и В сумматора 15, По сигналу логической единицы с шины 7 и при пулевом сигнале с шины 8 блока 1 сумматора 15 выполн ет операцию вычитани . Результат этой операции сигналом логической единицы по шине 9 блока 1 передаетс  через элемент И-ИЛИ 16 и по сигналу логической единицы на шине 12 блока 1 через элемент 21 записываетс  на регистр 17. Далее аналогично выбираетс  семнадцата  строка матрицы 32, после чего сигналам логических единиц на шинах 16 и 17 блока 1 информаци  с буферного регистра 17 со счетчиком 6 и 3, поступает в блок 7 дл  выдачи номера задачи; времени ее решени  и номера процессора на выходы устройства, после чего считываетс  восемнадцата  строка матрицы 32, По единичному сигналу с шины 20 блока 1 в счетчик 6 прибавл етс  единица/Далее считываетс  дев тнадцата  строка матрицы 32. Единичными сигналами по шинам 15 и. 16 блока 1 информаци  с регистра 10 поступает в блок 7 дл  выдачи очередного номера активного процессора на выход 26 устройства. Далее выбираетс  двадцата  строка матрицы 32 и сигналом логической единицы по шине 10 блока 1 информаци  с выхода буферного регистра 10 через элемент И-ИЛИ 16 поступает на вход регистра 17. Единичный сигнал с выхода 20 дешифратора 37 через элемент ИЛИ 36 сбрасывает триггер 35 в нуль, разрешаетс  запись информации в счетчик 34. В счетчик 34 заноситс  код 01011,после чего будет считана одиннадцата  строка матрицы 32 и работа устройства будет продолжатьс  до тех пор, пока на выходе схемы сравнени  8 не сформируетс  сигнал логического нул , по которому закрываетс  элемент И 41, благодар  чему далее будут последовательно считаны двенадцата  и

тринадцата  строки матрицы 32. После считывани  тринадцатой строки матрицы 32 единичным сигналом по шине 19 блока 1 триггер 29 сбрасываетс  в нуль, запреща 

работу генератора 30, Сигнал на шине 19 (выход 40) блока 1  вл етс  сигналом окончани  работы устройства.

Таким образом, предложенное устройство обеспечивает расширение функциональных возможностей за счет распределени  заданий с учетом прерываний в программах и может быть использована в разработках аппаратных дислетгеров в многопрограммных или многомашинных вычислительных

системах.

Claims (1)

1. Формула изобретени  1. Устройство дл  распределени  заданий процессорам, содержащее группу регистров , п ть регистров, мультиплексор,

   первый и второй блоки элементов И-ИЛИ, первый и второй счетчики, причем группа выходов каждого регистра группы подсоединена к одноименной группе информационных входов мультиплексора, отличающ е е с л тем, что, с целью расширени  функциональных возможностей за счет обеспечени  распределени  заданий с учетом прерываний программ, в него введены коммутатор, перва  и втора  схемы сравнени , первый и второй элементы ИЛИ, сумматор , третий блок элементов И-ИЛИ, блок элементов И, элемент задержки, блок делени , блокуправлени , первый выход которого подсоединен к первым входам первого и

   второго элементов ИЛИ, вход сброса первого счетчика подсоединен к входу сброса первого регистра, второй выход блока управлени  подсоединен к вторым входам первого и второго элементов ИЛИ, выход

   второго элемента ИЛИ подсоединен к входу синхронизации первого регистра и к входу сброса второго регистра, группа информационных входов которого подсоединена к группе выходов первого блока элементов

   И-ИЛИ, а группа выходов подсоединена к группе информационных входов блока элементов И, к первой группе входов блока делени  и к первой группе информационных входов коммутатора, третий выход бло0 ка управлени  подсоединен к счетному входу первого счетчика, вход сброса которого подсоединен к выходу первого элемента ИЛИ, группа выходов первого счетчика подключена к второй группе информационных

   5 входов коммутатора, к первой группе входов первой схемы сравнени  и к группе адресных входов мультиплексора, выходы которого подсоединены к третьей группе информационных входов коммутатора и к

   первой группе входов второго блока элецентов И-ИЛИ, группа выходов которого подсоединена к первой группе информационных входов сумматора, втора  группа информационных входов которого подсоединена к группе выходов третьего Спока элементов И-ИЛИ, группа выходов сумматора подключена к первой группе вхо- ;ов блока элементов И-ИЛИ и к группе информационных входов первого регистра, Е ыходы которого подсоединены к четвертой группе информационных входов коммутато- ра и к второй группе входов первого блока элементов И-ИЛИ, группа выходов третьего f егистра подсоединена к второй группе входов первой схемы сравнени , выход которой подсоединен к первому входу блока управлени , четвертый и п тый выходы блока управлени  подсоединены соответствен- о к первому и второму входам первого |лока элементов И-ИЛИ, шестой и седьмой ыходы блока управлени  подсоединены к ,:.ервому и второму входам блока элементов И-ИЛИ соответственно, восьмой выход блока управлени  подсоединен к входу синхронизации сумматора, дев тый выход блока управлени  подсоединен к входу управлени  режимом сумматора, дес тый и одиннадцатый выходы блока управлени  подсоединены к первому и второму входам третьего блока элементов И-ИЛИ, соответственно, двенадцатый выход блока управлени  подсоединен к входу управлени  записью пер- оого регистра, тринадцатый аыход блока управлени  подсоединен к входам элемента задержки, пр мой выход которого подсоединен к входу синхронизации второго регистра , инверсный выход элемента задержки подключен к входу управлени  блока элементов И, группа выходов которого подсоединена к первой группе входов второй охемы сравнени , к второй группе входов ггорого и к первой группе входов третьего элоков элементов И-ИЛИ, четырнадцатый ыход блока управлени  подсоединен к входу управлени  режимом блока делени , второй группа входов;которо: о подсоединена к руппе выходов четвертого регистра, группа шходов блока делени  подключена к груп- ie информационных входов регистра, вход синхронизации которого подсоединен к т тнадцатому выходу блока управлени , руппа выходов п того регистра подключе- ia к второй группе входов второй схемы :равнени  и к второй группе входов третье- о блока элементов И-ИЛИ, шестнадцатый, семнадцатый, восемнадцатый и дев тнадцатый выходы блока управлени  подсоединены соответственно к первому, второму, третьему и четвертому входам управлени  (соммутатора, двадцатый выход блока управлени  подсоединен к счетному входу второго счетчика, группа выходов которого подсоединена к группе адресных входов коммутатора, выход второй схемы сравне- ни  подсоединен к второму входу блока уп- равлени , вход запуска устройства соединен с третьим входом блока управлени , двадцать первый выход которого  зл.п- етс  выходом готовности устройства,

   0 группа информационных выходов которого соединена с группой выходов коммутатора, перва  и втора  группы кодовых входов которого соединены соответственное группой информационных входов третьего регистра

   5 и с группой информационных входов четвертого регистра, кажда  группа информационных входов устройства соединена с группой информационных входов одноименного регистра группы.

   0 2, Устройство по п.1, о т л и ч а ю щ е е- с   тем, что блок управлени  содержит генератор импульсов, формирователь импульсов , с первого по п тый элементы ИЛИ, первый и второй триггеры, первый, второй

   5 и третий элементы И, счетчик, дешифратор и посто нную пам ть, первый выход которой подсоединен к нулевому входу первого триггера, пр мой выход которого подсоединен х входу генератора импульсов и через

   0 формирователь импульсов - к входу установки Е О счетчика и к первому входу первого элемента ИЛИ, выход которого подключен к единичному входу второго триггера, пр мой выход которого подсоеди5 пен к управл ющему входу счета счетчика, а инверсный выход - к управл ющему входу записи счетчика, группа выходов которого подсоединен к адресным входам посто нной пам ти и к входам дешифратора, пер0 вый, второй, третий и четвертый выходы которого подсоединены к соответствующим входам второго элемента ИЛИ, выход которого подсоединен к второму входу первого элемента ИЛИ, п тый выход дешифратора

   5 подсоединен к первому входу первого элемента И, выход которого подсоединен к первому входу третьего элемента ИЛИ и к первому входу четвертого элемента ИЛИ, выход которого подсоединен к нулевому

   0 входу второго триггера, шестой выход дешифратора подсоединен к первому входу второго элемента И, выход которого подсоединен к второму входу четвертого элемен- . та ИЛИ. ктратьему информационному входу

   5 третьего элемента ИЛИ и к первому входу п того элемента ИЛИ, выход которого подсоединен к четвертому информационному входу счетчика, седьмой выход дешифратора подсоединен к первому входу третьего элемента И, выход которого подсоединен к

   третьему входу четвертого элемента ИЛИ и к второму аходу п того элемента ИЛИ, восьмой выход дешифратора подсоединен к четвертому входу четвертого элемента ИЛИ, к

   ментов И, второй вход блока соединен с вторым входом второго элемента И, третий вход блока соединен с единичным входом первого триггера, первый выход блока соепервому информационному входу счетчика, 5 динен с выходом формировател  импуль- к третьему входу третьего и п того элемен- сов, выходы блока с первого по двадцать тов ИЛИ, первый аход блока соединен с вторыми входами первого и третьего элепервый соединены с соответствующими выходами посто нной пам ти.

   ментов И, второй вход блока соединен с вторым входом второго элемента И, третий вход блока соединен с единичным входом первого триггера, первый выход блока сое динен с выходом формировател  импуль- сов, выходы блока с первого по двадцать

   первый соединены с соответствующими выходами посто нной пам ти.

   Фиг.1

   Редактор Н. Кол да

   Щ.г- Составитель В.Титоп

   Техред М.МоргенталКорректор С.Пзкарь