JPS62279438A - トレ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明はマイクロプロセッサのデバッグツールなどに
おいて、プログラムの実行した命令のアドレス読込み又
は曹込み全行つ念データ内容を実行順序に従ってトレー
スするトレース回路に関する０ 〔従来の技術〕 第３図は例えば特開昭５８−９６３５６号公報に示され
た従来のトレース回路を示すブロック接続図であり、図
において、１はマイクロブロセツサ、２はメモリ、３は
入出力装置（以下、１０という）、４はマイクロプロセ
ッサ１が出力するコントロール信号、アドレス信号、デ
ータ信号、ステータス信号からなるマイクロプロセッサ
バス、５．６．７はマイクロプロセッサパス４とインタ
フェースするためのバッファゲート、１４はマイクロプ
ロセッサバスに出力されるアドレス信号。

データ信号、ステータス信号を格納するトレースメモリ
、９ばトレースメモリ１４のアドレスカウンタするアド
レスカウンタ、１３は命令が実行されたトレースメモリ
１４のアドレスを示す命令実行アドレスカウンタ、１２
はステータスを監視し、トレースメモリ１４．アドレス
カフ／り９および命令実行アドレスカウンタ１２を制御
する信号を出力するステータス変換回路である。

次に、動作について説明する。マイクロプロセッサ１は
下記に示すステップを繰返しながらプログラムを実行す
る。

ステップ１Ｓ　メモリ２から次に実行すべき命令を読込
む（以下命令フェッチ と呼ぶ）。

ステップ２Ｓ　命令の種別により、必要ならばメモリ２
又はＩＯ３よりデータ を読込む。

ステップ３Ｓ　命令を実行する。

ステップ４Ｓ　命令の種別により、必要ならばメモリ２
又はＩＯ３へデータを 書込む。

マイクロプロセッサ１が内部に命令を蓄える命令子ユー
ヲ持つ場合、ステップ１Ｓとステップ３Ｓが並列動作可
能となる。第３図はこのような種類のマイクロプロセッ
サ１を対象トしたトレース回路である。まず、初期設定
により、アドレス力＋７ンタ９．命令実行アドレスカウ
ンタ１２の値ヲ一致させる。マイクロプロセッサ１から
出力されるステータスにより、命令フェッチの実行開始
を知ると、ステータス変換回路１２は、トレースメモリ
１４へ書込み信号を出力し、マイクロプロセッサパス４
に出力されているアドレス信号、データ信号、ステータ
ス信号をトレースメモリ１４へ格納する。同時に、アド
レスカウンタ９はトレースメモリ１４への書込み信号が
無意になるタイピングでカウントアツプし１次【格納す
べきトレースメモリ１４のアドレスを指定する。また、
この動作と並行して、マイクロプロセッサ１が出力する
ステータスにより命令の実行を知ると、ステータス変換
回路１２は命令実行アドレスカウンタ１２ヘカウントア
ンプ信号を出力し、命令実行アドレスカウンタ１３に次
に実行すべき命令のトレース情報が格納てれているトレ
ースメモリ１４のアドレスを記憶させる。さらに、命令
実行番地？変更する命令を実行した場合には、ステータ
ス変換回路１２はアドレスカウンタ９に対し書込み信号
を出力し、命令実行アドレスカウンタ１３の値をアドレ
スカウンタ９に設定する。この動作により。

次の命令フェッチにおけるトレース情報は実行されなか
ったトレース情報の上に再書込みされ、トレースメモリ
１４には実行した命令のトレース情報が実行順序に従っ
て格納される。また、トレースメモリ１４のトレース情
報を読出す場合は、まス、命令実行アドレスカクンタ１
３の値をバッファゲート７を介して読取り、トレースが
どこまで進んだかを知り、次に、必要なトレース情報が
格納されているアドレスを、命令実行アドレスカウンタ
１３を介してアドレスカウンタ９へ設定シ。

トレースメモリ１４へ読出し信号を与えれば、バッファ
ゲート５を介して、所望のトレース情報を読出すことが
できる。

〔発明が解決しようとする問題点〕

従来のトレース回路は以上のように構成されているので
、命令の実行は実行順序に従ってトレースすることがで
きるが、前記ステップ２Ｓ又はステップ４Ｓの動作、す
なわちメモリやＩＯへの読出し又は書込みに対するトレ
ースを同時に行うことができないという問題点があった
。

この発明は前記のような問題点を解消するためにな嘔れ
たもので、プログラムの命令の実行情報をトレースする
とともに、メモリやＩＯへの読出し又は書込みに対する
実行情報をも同時にトレースできるトレース回路を得る
ことを目的とする。

〔問題点？解決するための手段〕

この発明に係るトレース回路は、命令７エツチ及びメモ
リやＩＯに対する読出し／書込みのパスアク七ス時には
、アドレス・データ・ステータスなどのトレース情報を
トレースメモリへ格納し、命令実行番地を変更する命令
を実行し走場合には、その発生情報と命令プリフエツチ
数をトレースメモリへ格納するようにしたものである。

〔作用〕

この発明における命令プリフエツチ数は、命令フェッチ
したにもかかわらず実行されたかつ次命令の数および命
令のトレース情報の数を示し、発生時点からざかのぼり
、命令プリフエツチ数だけ。

格納されている命令フェッチに対するトレース情報を無
視することにより、実行した命令のトレース情報を抽出
するとともに、トレースメモリに対するメモリやＩＯへ
の読出し／書込みに対するトレース情報も同時に得るこ
とができる。

〔災施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１はリイクαプロ七ツサ、２はメモリ、３
はＩＯ，４はマイクロプロセッサ１が出力するコントロ
ール信号、アドレス信号。

データ信号、ステータス信号からなるマイクロプロセッ
サハス、５〜７はマイクロプロセッサバス４とインタフ
ェースするためのバッファゲート、８はマイクロプロセ
ッサバスに出力されるアドレス信号、データ信号、ステ
ータス信号及び命令プリフエツチ数と、命令実行番地を
変更する命令を実行したことを示す情報とを格納するト
レースメモリ、９はトレースメモリ８のアドレス信号定
するアドレスカウンタ、１１は命令プリフエツチ数を示
すプリフエツチカウンタ、１０はステータスを監視し、
トレースメモリ８．アドレスカウンタ９および命令プリ
フェッチカウンタ１１乞制御する信号を出力するステー
タス変換回路である。

次に、本発明の動作を、マイクロプロセッサ１が内部に
命令キュー？持ち、前記ステップ１Ｓとステップ３Ｓが
並列動作可能な場合について説明する。マイクロプロセ
ッサ１から出力されるステータスにより、命令フェッチ
又はメモリやＩＯへの読込み／書込みの実行を知ると、
ステータス変換回路１０はトレースメモリ８へ書込み信
号を出力し、マイクロプロセッサバス４に出力されてい
ゐアドレス信号、データ信号、ステータス信号をトレー
スメモリ８へ格納する。同時に、アドレスカウンタ９は
トレースメモリ８への書込み信号が無意になるタイば／
グでカウントアツプし１次に格納すべきトレースメモリ
８のアドレスを指定する。また、この動作と平行して、
ステータス変換回路１０は、命令フェッチの実行を知る
と、プリフエツチカウンタ１１ヘ力ウントアツプ信号を
出力し、命令の実行を知ると、プリフェッチカウンタ１
１ヘ力ウントダウン信号を出力する。従って、この動作
によＶ、プリフエツチカウンタ１１はマイクロプロセッ
サ１の内部の命令キューに蓄えられた命令の数を示すこ
とになる。また、この数はトレースメモリ８の中に存在
する実行されていない命令のトレース情報の数をも示す
。さらに、命令実行番地を変更する命令の実行を知ると
、ステータス変換回路はトレースメモリ８へ書込み信号
を出力し、発生情報とその時点の命令プリフエツチ数を
トレースメモリ８へ格納する。同時に、アドレスカウン
タ９も書込み信号が無意となるタイミングでカウントア
ツプする。１１　トレースメモリ８のトレース情報を読
出す場合は、まず、アドレスカウンタ９とプリフエツチ
カウンタの値をバッファゲート７を介して読取５．　　
トレースがどこまで進んだかを知り、必要なトレース情
報が格納されているアドレスをアドレスカラ／り９へ設
定し、トレースメモリ８へ読出し信号を与えれば。

パンファゲート５を介して所望のトレース回路を読出す
ことができる。

本発明のトレース回路では、トレースメモリ８の中に実
行していない命令のトレース情報も混入しているが、そ
れを取り除く情報として２発生情報とその時点の命令プ
リフエツチ数をトレースに格納している。したがって、
簡単な編集プログラムを用意することにより、実行順序
に従った、命令の実行及びメモリやＩＯへの読出し／書
込みのトレースを得ることができる。＠２図はこのよう
に実行していない命令のトレース情報を取り除いて、実
行順序に従った所望のトレース情報を読み出す場合の編
集説明図を示す。

なお、上記実施例ではトレース情報をアドレス信号、デ
ータ信号、ステータス信号としたが、デバッグ上必要な
情報をトレースさせてもよいことは言うまでもない。″
ｔ＆、マイクロプロセッサ１が内部に持つ命令キューの
容量が変化しても、プリフエツチカウンタを同容量とす
るだけでよく、マイクロプロセッサに応じて簡単に対応
できる。

〔発明の効果〕

以上のように、この発明によれば、命令フェッチ及びメ
モリやＩＯに対する読出し／書込みのバスアクセス時に
は、アドレス令データ・ステータスなどのトレース情報
をトレースメモリへ格納し、命令実行番地を変更する命
令を実行した場合には、その発生情報とその時点での命
令プリフエツチ数をトレースメモリへ格納するように構
成したことにより、内部に命令キューを持つようなマイ
クロプロセッサに対しても、実行順序に従った命令の実
行、及びメモリやＩＯへの読出し／′＠込みのトレース
が得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるトレース回路のブロ
ック接続図、第２図はトレースメモリに格納されたトレ
ース情報の編集説明図、第３図は従来ノドレース回路の
ブロック接続図である。 図において、１は！イクロプロセッサ、２はメモリ、３
はＩＯ，４はマイクロプロセッサバス、５〜７はバック
アゲート％　８．１４はトレースメモリ、９はアドレス
カウンタ％　１０．１２はステータス変換回路、１１は
プリフエツチカウンタ、１３は命令実行アドレスカウン
タである。 なお１図中、同一符号は同一、又は相補部分を示す。 特許出願人　　三菱電機株式会社 、′−コ 代理人　弁理士　　　　１）　澤　　博　　昭１　　　
（（外２名）− 第　１　図 ４：マイク０フ０口で・ツブバス 第　３　図 ４：マイ７７Ｏ＞口で／ｌｉノ＼゛′ス鵜稟狛 薯： 第２陵 糧東糧 １４才テしていぢいＡ〃ン 手続補正書（自発）

Claims (3)

【特許請求の範囲】
1. （１）命令実行制御とバスアクセス制御が並列動作可能
   なマイクロプロセッサに対するトレース回路において、
   トレース対象データを格納するトレースメモリを設け、
   このトレースメモリへの書込み信号が無意になるタイミ
   ングで、アドレスカウンタによりカウントアップしてこ
   のトレースメモリのアドレスを指定するとともに、命令
   プリフエツチ数を計数するプリフエツチカウンタを設け
   て、このプリフエツチカウンタおよび前記マイクロプロ
   セッサが出力する命令実行やバスアクセスに関するステ
   ータスを、ステータス変換回路によつて監視するととも
   に、前記トレースメモリへは書込み信号を出力し、前記
   プリフエツチカウンタへはカウントアップ信号とカウン
   トダウン信号を出力するように構成したことを特徴とす
   るトレース回路。
2. （２）バスアクセス時には、アドレス・データ・アクセ
   スをトレースメモリに格納するようにしたことを特徴と
   する特許請求の範囲第１項記載のトレース回路。
3. （３）命令実行の番地を変更する命令を実行した場合に
   は、その発生情報とその時点の命令プリフエツチ数をト
   レースメモリに格納するようにしたことを特徴とする特
   許請求の範囲第１項記載のトレース回路。