JPS62279438A - トレ−ス回路 - Google Patents
トレ−ス回路Info
- Publication number
- JPS62279438A JPS62279438A JP61122316A JP12231686A JPS62279438A JP S62279438 A JPS62279438 A JP S62279438A JP 61122316 A JP61122316 A JP 61122316A JP 12231686 A JP12231686 A JP 12231686A JP S62279438 A JPS62279438 A JP S62279438A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- instruction
- memory
- address
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
この発明はマイクロプロセッサのデバッグツールなどに
おいて、プログラムの実行した命令のアドレス読込み又
は曹込み全行つ念データ内容を実行順序に従ってトレー
スするトレース回路に関する0 〔従来の技術〕 第3図は例えば特開昭58−96356号公報に示され
た従来のトレース回路を示すブロック接続図であり、図
において、1はマイクロブロセツサ、2はメモリ、3は
入出力装置(以下、10という)、4はマイクロプロセ
ッサ1が出力するコントロール信号、アドレス信号、デ
ータ信号、ステータス信号からなるマイクロプロセッサ
バス、5.6.7はマイクロプロセッサパス4とインタ
フェースするためのバッファゲート、14はマイクロプ
ロセッサバスに出力されるアドレス信号。
おいて、プログラムの実行した命令のアドレス読込み又
は曹込み全行つ念データ内容を実行順序に従ってトレー
スするトレース回路に関する0 〔従来の技術〕 第3図は例えば特開昭58−96356号公報に示され
た従来のトレース回路を示すブロック接続図であり、図
において、1はマイクロブロセツサ、2はメモリ、3は
入出力装置(以下、10という)、4はマイクロプロセ
ッサ1が出力するコントロール信号、アドレス信号、デ
ータ信号、ステータス信号からなるマイクロプロセッサ
バス、5.6.7はマイクロプロセッサパス4とインタ
フェースするためのバッファゲート、14はマイクロプ
ロセッサバスに出力されるアドレス信号。
データ信号、ステータス信号を格納するトレースメモリ
、9ばトレースメモリ14のアドレスカウンタするアド
レスカウンタ、13は命令が実行されたトレースメモリ
14のアドレスを示す命令実行アドレスカウンタ、12
はステータスを監視し、トレースメモリ14.アドレス
カフ/り9および命令実行アドレスカウンタ12を制御
する信号を出力するステータス変換回路である。
、9ばトレースメモリ14のアドレスカウンタするアド
レスカウンタ、13は命令が実行されたトレースメモリ
14のアドレスを示す命令実行アドレスカウンタ、12
はステータスを監視し、トレースメモリ14.アドレス
カフ/り9および命令実行アドレスカウンタ12を制御
する信号を出力するステータス変換回路である。
次に、動作について説明する。マイクロプロセッサ1は
下記に示すステップを繰返しながらプログラムを実行す
る。
下記に示すステップを繰返しながらプログラムを実行す
る。
ステップ1S メモリ2から次に実行すべき命令を読込
む(以下命令フェッチ と呼ぶ)。
む(以下命令フェッチ と呼ぶ)。
ステップ2S 命令の種別により、必要ならばメモリ2
又はIO3よりデータ を読込む。
又はIO3よりデータ を読込む。
ステップ3S 命令を実行する。
ステップ4S 命令の種別により、必要ならばメモリ2
又はIO3へデータを 書込む。
又はIO3へデータを 書込む。
マイクロプロセッサ1が内部に命令を蓄える命令子ユー
ヲ持つ場合、ステップ1Sとステップ3Sが並列動作可
能となる。第3図はこのような種類のマイクロプロセッ
サ1を対象トしたトレース回路である。まず、初期設定
により、アドレス力+7ンタ9.命令実行アドレスカウ
ンタ12の値ヲ一致させる。マイクロプロセッサ1から
出力されるステータスにより、命令フェッチの実行開始
を知ると、ステータス変換回路12は、トレースメモリ
14へ書込み信号を出力し、マイクロプロセッサパス4
に出力されているアドレス信号、データ信号、ステータ
ス信号をトレースメモリ14へ格納する。同時に、アド
レスカウンタ9はトレースメモリ14への書込み信号が
無意になるタイピングでカウントアツプし1次【格納す
べきトレースメモリ14のアドレスを指定する。また、
この動作と並行して、マイクロプロセッサ1が出力する
ステータスにより命令の実行を知ると、ステータス変換
回路12は命令実行アドレスカウンタ12ヘカウントア
ンプ信号を出力し、命令実行アドレスカウンタ13に次
に実行すべき命令のトレース情報が格納てれているトレ
ースメモリ14のアドレスを記憶させる。さらに、命令
実行番地?変更する命令を実行した場合には、ステータ
ス変換回路12はアドレスカウンタ9に対し書込み信号
を出力し、命令実行アドレスカウンタ13の値をアドレ
スカウンタ9に設定する。この動作により。
ヲ持つ場合、ステップ1Sとステップ3Sが並列動作可
能となる。第3図はこのような種類のマイクロプロセッ
サ1を対象トしたトレース回路である。まず、初期設定
により、アドレス力+7ンタ9.命令実行アドレスカウ
ンタ12の値ヲ一致させる。マイクロプロセッサ1から
出力されるステータスにより、命令フェッチの実行開始
を知ると、ステータス変換回路12は、トレースメモリ
14へ書込み信号を出力し、マイクロプロセッサパス4
に出力されているアドレス信号、データ信号、ステータ
ス信号をトレースメモリ14へ格納する。同時に、アド
レスカウンタ9はトレースメモリ14への書込み信号が
無意になるタイピングでカウントアツプし1次【格納す
べきトレースメモリ14のアドレスを指定する。また、
この動作と並行して、マイクロプロセッサ1が出力する
ステータスにより命令の実行を知ると、ステータス変換
回路12は命令実行アドレスカウンタ12ヘカウントア
ンプ信号を出力し、命令実行アドレスカウンタ13に次
に実行すべき命令のトレース情報が格納てれているトレ
ースメモリ14のアドレスを記憶させる。さらに、命令
実行番地?変更する命令を実行した場合には、ステータ
ス変換回路12はアドレスカウンタ9に対し書込み信号
を出力し、命令実行アドレスカウンタ13の値をアドレ
スカウンタ9に設定する。この動作により。
次の命令フェッチにおけるトレース情報は実行されなか
ったトレース情報の上に再書込みされ、トレースメモリ
14には実行した命令のトレース情報が実行順序に従っ
て格納される。また、トレースメモリ14のトレース情
報を読出す場合は、まス、命令実行アドレスカクンタ1
3の値をバッファゲート7を介して読取り、トレースが
どこまで進んだかを知り、次に、必要なトレース情報が
格納されているアドレスを、命令実行アドレスカウンタ
13を介してアドレスカウンタ9へ設定シ。
ったトレース情報の上に再書込みされ、トレースメモリ
14には実行した命令のトレース情報が実行順序に従っ
て格納される。また、トレースメモリ14のトレース情
報を読出す場合は、まス、命令実行アドレスカクンタ1
3の値をバッファゲート7を介して読取り、トレースが
どこまで進んだかを知り、次に、必要なトレース情報が
格納されているアドレスを、命令実行アドレスカウンタ
13を介してアドレスカウンタ9へ設定シ。
トレースメモリ14へ読出し信号を与えれば、バッファ
ゲート5を介して、所望のトレース情報を読出すことが
できる。
ゲート5を介して、所望のトレース情報を読出すことが
できる。
従来のトレース回路は以上のように構成されているので
、命令の実行は実行順序に従ってトレースすることがで
きるが、前記ステップ2S又はステップ4Sの動作、す
なわちメモリやIOへの読出し又は書込みに対するトレ
ースを同時に行うことができないという問題点があった
。
、命令の実行は実行順序に従ってトレースすることがで
きるが、前記ステップ2S又はステップ4Sの動作、す
なわちメモリやIOへの読出し又は書込みに対するトレ
ースを同時に行うことができないという問題点があった
。
この発明は前記のような問題点を解消するためにな嘔れ
たもので、プログラムの命令の実行情報をトレースする
とともに、メモリやIOへの読出し又は書込みに対する
実行情報をも同時にトレースできるトレース回路を得る
ことを目的とする。
たもので、プログラムの命令の実行情報をトレースする
とともに、メモリやIOへの読出し又は書込みに対する
実行情報をも同時にトレースできるトレース回路を得る
ことを目的とする。
この発明に係るトレース回路は、命令7エツチ及びメモ
リやIOに対する読出し/書込みのパスアク七ス時には
、アドレス・データ・ステータスなどのトレース情報を
トレースメモリへ格納し、命令実行番地を変更する命令
を実行し走場合には、その発生情報と命令プリフエツチ
数をトレースメモリへ格納するようにしたものである。
リやIOに対する読出し/書込みのパスアク七ス時には
、アドレス・データ・ステータスなどのトレース情報を
トレースメモリへ格納し、命令実行番地を変更する命令
を実行し走場合には、その発生情報と命令プリフエツチ
数をトレースメモリへ格納するようにしたものである。
この発明における命令プリフエツチ数は、命令フェッチ
したにもかかわらず実行されたかつ次命令の数および命
令のトレース情報の数を示し、発生時点からざかのぼり
、命令プリフエツチ数だけ。
したにもかかわらず実行されたかつ次命令の数および命
令のトレース情報の数を示し、発生時点からざかのぼり
、命令プリフエツチ数だけ。
格納されている命令フェッチに対するトレース情報を無
視することにより、実行した命令のトレース情報を抽出
するとともに、トレースメモリに対するメモリやIOへ
の読出し/書込みに対するトレース情報も同時に得るこ
とができる。
視することにより、実行した命令のトレース情報を抽出
するとともに、トレースメモリに対するメモリやIOへ
の読出し/書込みに対するトレース情報も同時に得るこ
とができる。
以下、この発明の一実施例を図について説明する。第1
図において、1はリイクαプロ七ツサ、2はメモリ、3
はIO,4はマイクロプロセッサ1が出力するコントロ
ール信号、アドレス信号。
図において、1はリイクαプロ七ツサ、2はメモリ、3
はIO,4はマイクロプロセッサ1が出力するコントロ
ール信号、アドレス信号。
データ信号、ステータス信号からなるマイクロプロセッ
サハス、5〜7はマイクロプロセッサバス4とインタフ
ェースするためのバッファゲート、8はマイクロプロセ
ッサバスに出力されるアドレス信号、データ信号、ステ
ータス信号及び命令プリフエツチ数と、命令実行番地を
変更する命令を実行したことを示す情報とを格納するト
レースメモリ、9はトレースメモリ8のアドレス信号定
するアドレスカウンタ、11は命令プリフエツチ数を示
すプリフエツチカウンタ、10はステータスを監視し、
トレースメモリ8.アドレスカウンタ9および命令プリ
フェッチカウンタ11乞制御する信号を出力するステー
タス変換回路である。
サハス、5〜7はマイクロプロセッサバス4とインタフ
ェースするためのバッファゲート、8はマイクロプロセ
ッサバスに出力されるアドレス信号、データ信号、ステ
ータス信号及び命令プリフエツチ数と、命令実行番地を
変更する命令を実行したことを示す情報とを格納するト
レースメモリ、9はトレースメモリ8のアドレス信号定
するアドレスカウンタ、11は命令プリフエツチ数を示
すプリフエツチカウンタ、10はステータスを監視し、
トレースメモリ8.アドレスカウンタ9および命令プリ
フェッチカウンタ11乞制御する信号を出力するステー
タス変換回路である。
次に、本発明の動作を、マイクロプロセッサ1が内部に
命令キュー?持ち、前記ステップ1Sとステップ3Sが
並列動作可能な場合について説明する。マイクロプロセ
ッサ1から出力されるステータスにより、命令フェッチ
又はメモリやIOへの読込み/書込みの実行を知ると、
ステータス変換回路10はトレースメモリ8へ書込み信
号を出力し、マイクロプロセッサバス4に出力されてい
ゐアドレス信号、データ信号、ステータス信号をトレー
スメモリ8へ格納する。同時に、アドレスカウンタ9は
トレースメモリ8への書込み信号が無意になるタイば/
グでカウントアツプし1次に格納すべきトレースメモリ
8のアドレスを指定する。また、この動作と平行して、
ステータス変換回路10は、命令フェッチの実行を知る
と、プリフエツチカウンタ11ヘ力ウントアツプ信号を
出力し、命令の実行を知ると、プリフェッチカウンタ1
1ヘ力ウントダウン信号を出力する。従って、この動作
によV、プリフエツチカウンタ11はマイクロプロセッ
サ1の内部の命令キューに蓄えられた命令の数を示すこ
とになる。また、この数はトレースメモリ8の中に存在
する実行されていない命令のトレース情報の数をも示す
。さらに、命令実行番地を変更する命令の実行を知ると
、ステータス変換回路はトレースメモリ8へ書込み信号
を出力し、発生情報とその時点の命令プリフエツチ数を
トレースメモリ8へ格納する。同時に、アドレスカウン
タ9も書込み信号が無意となるタイミングでカウントア
ツプする。11 トレースメモリ8のトレース情報を読
出す場合は、まず、アドレスカウンタ9とプリフエツチ
カウンタの値をバッファゲート7を介して読取5.
トレースがどこまで進んだかを知り、必要なトレース情
報が格納されているアドレスをアドレスカラ/り9へ設
定し、トレースメモリ8へ読出し信号を与えれば。
命令キュー?持ち、前記ステップ1Sとステップ3Sが
並列動作可能な場合について説明する。マイクロプロセ
ッサ1から出力されるステータスにより、命令フェッチ
又はメモリやIOへの読込み/書込みの実行を知ると、
ステータス変換回路10はトレースメモリ8へ書込み信
号を出力し、マイクロプロセッサバス4に出力されてい
ゐアドレス信号、データ信号、ステータス信号をトレー
スメモリ8へ格納する。同時に、アドレスカウンタ9は
トレースメモリ8への書込み信号が無意になるタイば/
グでカウントアツプし1次に格納すべきトレースメモリ
8のアドレスを指定する。また、この動作と平行して、
ステータス変換回路10は、命令フェッチの実行を知る
と、プリフエツチカウンタ11ヘ力ウントアツプ信号を
出力し、命令の実行を知ると、プリフェッチカウンタ1
1ヘ力ウントダウン信号を出力する。従って、この動作
によV、プリフエツチカウンタ11はマイクロプロセッ
サ1の内部の命令キューに蓄えられた命令の数を示すこ
とになる。また、この数はトレースメモリ8の中に存在
する実行されていない命令のトレース情報の数をも示す
。さらに、命令実行番地を変更する命令の実行を知ると
、ステータス変換回路はトレースメモリ8へ書込み信号
を出力し、発生情報とその時点の命令プリフエツチ数を
トレースメモリ8へ格納する。同時に、アドレスカウン
タ9も書込み信号が無意となるタイミングでカウントア
ツプする。11 トレースメモリ8のトレース情報を読
出す場合は、まず、アドレスカウンタ9とプリフエツチ
カウンタの値をバッファゲート7を介して読取5.
トレースがどこまで進んだかを知り、必要なトレース情
報が格納されているアドレスをアドレスカラ/り9へ設
定し、トレースメモリ8へ読出し信号を与えれば。
パンファゲート5を介して所望のトレース回路を読出す
ことができる。
ことができる。
本発明のトレース回路では、トレースメモリ8の中に実
行していない命令のトレース情報も混入しているが、そ
れを取り除く情報として2発生情報とその時点の命令プ
リフエツチ数をトレースに格納している。したがって、
簡単な編集プログラムを用意することにより、実行順序
に従った、命令の実行及びメモリやIOへの読出し/書
込みのトレースを得ることができる。@2図はこのよう
に実行していない命令のトレース情報を取り除いて、実
行順序に従った所望のトレース情報を読み出す場合の編
集説明図を示す。
行していない命令のトレース情報も混入しているが、そ
れを取り除く情報として2発生情報とその時点の命令プ
リフエツチ数をトレースに格納している。したがって、
簡単な編集プログラムを用意することにより、実行順序
に従った、命令の実行及びメモリやIOへの読出し/書
込みのトレースを得ることができる。@2図はこのよう
に実行していない命令のトレース情報を取り除いて、実
行順序に従った所望のトレース情報を読み出す場合の編
集説明図を示す。
なお、上記実施例ではトレース情報をアドレス信号、デ
ータ信号、ステータス信号としたが、デバッグ上必要な
情報をトレースさせてもよいことは言うまでもない。″
t&、マイクロプロセッサ1が内部に持つ命令キューの
容量が変化しても、プリフエツチカウンタを同容量とす
るだけでよく、マイクロプロセッサに応じて簡単に対応
できる。
ータ信号、ステータス信号としたが、デバッグ上必要な
情報をトレースさせてもよいことは言うまでもない。″
t&、マイクロプロセッサ1が内部に持つ命令キューの
容量が変化しても、プリフエツチカウンタを同容量とす
るだけでよく、マイクロプロセッサに応じて簡単に対応
できる。
以上のように、この発明によれば、命令フェッチ及びメ
モリやIOに対する読出し/書込みのバスアクセス時に
は、アドレス令データ・ステータスなどのトレース情報
をトレースメモリへ格納し、命令実行番地を変更する命
令を実行した場合には、その発生情報とその時点での命
令プリフエツチ数をトレースメモリへ格納するように構
成したことにより、内部に命令キューを持つようなマイ
クロプロセッサに対しても、実行順序に従った命令の実
行、及びメモリやIOへの読出し/′@込みのトレース
が得られるという効果がある。
モリやIOに対する読出し/書込みのバスアクセス時に
は、アドレス令データ・ステータスなどのトレース情報
をトレースメモリへ格納し、命令実行番地を変更する命
令を実行した場合には、その発生情報とその時点での命
令プリフエツチ数をトレースメモリへ格納するように構
成したことにより、内部に命令キューを持つようなマイ
クロプロセッサに対しても、実行順序に従った命令の実
行、及びメモリやIOへの読出し/′@込みのトレース
が得られるという効果がある。
第1図はこの発明の一実施例によるトレース回路のブロ
ック接続図、第2図はトレースメモリに格納されたトレ
ース情報の編集説明図、第3図は従来ノドレース回路の
ブロック接続図である。 図において、1は!イクロプロセッサ、2はメモリ、3
はIO,4はマイクロプロセッサバス、5〜7はバック
アゲート% 8.14はトレースメモリ、9はアドレス
カウンタ% 10.12はステータス変換回路、11は
プリフエツチカウンタ、13は命令実行アドレスカウン
タである。 なお1図中、同一符号は同一、又は相補部分を示す。 特許出願人 三菱電機株式会社 、′−コ 代理人 弁理士 1) 澤 博 昭1
((外2名)− 第 1 図 4:マイク0フ0口で・ツブバス 第 3 図 4:マイ77O>口で/liノ\゛′ス鵜稟狛 薯: 第2陵 糧東糧 14才テしていぢいA〃ン 手続補正書(自発)
ック接続図、第2図はトレースメモリに格納されたトレ
ース情報の編集説明図、第3図は従来ノドレース回路の
ブロック接続図である。 図において、1は!イクロプロセッサ、2はメモリ、3
はIO,4はマイクロプロセッサバス、5〜7はバック
アゲート% 8.14はトレースメモリ、9はアドレス
カウンタ% 10.12はステータス変換回路、11は
プリフエツチカウンタ、13は命令実行アドレスカウン
タである。 なお1図中、同一符号は同一、又は相補部分を示す。 特許出願人 三菱電機株式会社 、′−コ 代理人 弁理士 1) 澤 博 昭1
((外2名)− 第 1 図 4:マイク0フ0口で・ツブバス 第 3 図 4:マイ77O>口で/liノ\゛′ス鵜稟狛 薯: 第2陵 糧東糧 14才テしていぢいA〃ン 手続補正書(自発)
Claims (3)
- (1)命令実行制御とバスアクセス制御が並列動作可能
なマイクロプロセッサに対するトレース回路において、
トレース対象データを格納するトレースメモリを設け、
このトレースメモリへの書込み信号が無意になるタイミ
ングで、アドレスカウンタによりカウントアップしてこ
のトレースメモリのアドレスを指定するとともに、命令
プリフエツチ数を計数するプリフエツチカウンタを設け
て、このプリフエツチカウンタおよび前記マイクロプロ
セッサが出力する命令実行やバスアクセスに関するステ
ータスを、ステータス変換回路によつて監視するととも
に、前記トレースメモリへは書込み信号を出力し、前記
プリフエツチカウンタへはカウントアップ信号とカウン
トダウン信号を出力するように構成したことを特徴とす
るトレース回路。 - (2)バスアクセス時には、アドレス・データ・アクセ
スをトレースメモリに格納するようにしたことを特徴と
する特許請求の範囲第1項記載のトレース回路。 - (3)命令実行の番地を変更する命令を実行した場合に
は、その発生情報とその時点の命令プリフエツチ数をト
レースメモリに格納するようにしたことを特徴とする特
許請求の範囲第1項記載のトレース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61122316A JPS62279438A (ja) | 1986-05-29 | 1986-05-29 | トレ−ス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61122316A JPS62279438A (ja) | 1986-05-29 | 1986-05-29 | トレ−ス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62279438A true JPS62279438A (ja) | 1987-12-04 |
Family
ID=14832935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61122316A Pending JPS62279438A (ja) | 1986-05-29 | 1986-05-29 | トレ−ス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62279438A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02181237A (ja) * | 1989-01-06 | 1990-07-16 | Hitachi Ltd | マイクロプロセッサ |
JPH0365736A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Micro Comput Eng Ltd | システム開発装置 |
JPH04233637A (ja) * | 1990-07-13 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | 命令サンプリング計測のための装置および方法 |
WO2002091188A1 (en) * | 2001-05-04 | 2002-11-14 | Intel Corporation | Method and apparatus for gathering queue performance data |
-
1986
- 1986-05-29 JP JP61122316A patent/JPS62279438A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02181237A (ja) * | 1989-01-06 | 1990-07-16 | Hitachi Ltd | マイクロプロセッサ |
JPH0365736A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Micro Comput Eng Ltd | システム開発装置 |
JPH04233637A (ja) * | 1990-07-13 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | 命令サンプリング計測のための装置および方法 |
WO2002091188A1 (en) * | 2001-05-04 | 2002-11-14 | Intel Corporation | Method and apparatus for gathering queue performance data |
US6950887B2 (en) | 2001-05-04 | 2005-09-27 | Intel Corporation | Method and apparatus for gathering queue performance data |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960011613A (ko) | 데이터 처리장치 | |
JPH03204737A (ja) | 信号処理プロセッサのデバッグ回路 | |
JPS62279438A (ja) | トレ−ス回路 | |
JPS5911921B2 (ja) | 数値制御装置 | |
JP2559868B2 (ja) | 情報処理装置 | |
JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
JPS60124746A (ja) | デ−タ処理装置 | |
JPH0454531A (ja) | プログラム読出し回路 | |
JPH0259829A (ja) | マイクロコンピュータ | |
JPH05204710A (ja) | イベントトレース装置 | |
JPS6286442A (ja) | デ−タ処理装置 | |
JPH03175539A (ja) | デバッグ用マイクロプロセッサ | |
JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
JPS5917468B2 (ja) | プログラムカウンタ軌跡記憶装置 | |
JPS5659356A (en) | Electronic computer | |
JPH0746318B2 (ja) | マイクロコンピユ−タ開発支援装置 | |
JPS6014335A (ja) | 情報処理装置 | |
JPS6255738A (ja) | プログラムカウンタトレ−ス機構をもつデ−タ処理装置 | |
JPH0438526A (ja) | マイクロコンピュータ | |
JPH01175646A (ja) | 履歴機能付き記憶装置 | |
JPS6238748B2 (ja) | ||
JPS59106048A (ja) | マイクロプロセツサシステム | |
JPS62130436A (ja) | トレ−ス制御装置 | |
JPH08202582A (ja) | マイクロプロセッサのデータ転送装置 | |
JPH0250740A (ja) | アドレストレーサ |