SE533308C2 - Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar - Google Patents

Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Info

Publication number
SE533308C2
SE533308C2 SE0801620A SE0801620A SE533308C2 SE 533308 C2 SE533308 C2 SE 533308C2 SE 0801620 A SE0801620 A SE 0801620A SE 0801620 A SE0801620 A SE 0801620A SE 533308 C2 SE533308 C2 SE 533308C2
Authority
SE
Sweden
Prior art keywords
connections
wafer
disc
disk
low
Prior art date
Application number
SE0801620A
Other languages
English (en)
Other versions
SE0801620L (sv
Inventor
Edvard Kaelvesten
Tomas Bauer
Thorbjoern Ebefors
Original Assignee
Silex Microsystems Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silex Microsystems Ab filed Critical Silex Microsystems Ab
Priority to SE0801620A priority Critical patent/SE533308C2/sv
Publication of SE0801620L publication Critical patent/SE0801620L/sv
Publication of SE533308C2 publication Critical patent/SE533308C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49872—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Weting (AREA)

Description

sas 3GB Å andra sidan tillverkas elektroniska kretsar i högresistiva material (t.ex. ej dopat kisel). Det är önskvärt att ansluta kretsarna som tillverkats på en sida av en skiva med strukturer på den andra sidan med användning av vior av den nämnda typen.
Dessa två krav och förutsättningar motsäger varandra.
Föreliggande uppfinning tillhandahåller metoder för att lösa detta problem.
Sålunda är syftet med föreliggande uppfinning att tillhandahålla en ny metod för att tillverka elektriska genomgående anslutningar (vior) på en skiva, och en skiva såsom substrat för halvledarindustrin i allmänhet, dvs. vidareprocessning för att tillverka och paketera olika typer av elektroniska kretsar och / eller komponenter och/ eller för MEMS-tillämpriingar.
Den nya metoden definieras i krav l.
I ytterligare en aspekt av uppfinningen tillhandahålles ett skivsubstrat för tillverkning av integrerade elektroniska kretsar och/ eller komponenter, innefattande en lågresistiv kiselbas med ett högresistivt toppskikt lärnpligt för halvledartillverkning, som kännetecknas av att det har lågresistíva skivgenorngående anslutning, definierat i krav 6.
I ytterligare en aspekt tillhandahålles en elektronisk anordning innefattande en komponentstruktur på en skiva, som har vior väsentligen bestående av ursprungligt skivmateríal, företrädesvis dopat så att det uppvisar en låg resistivitet, och ytterligare innefattande områden av låg resistivitet i kontaktområdena mellan skivan och komponenterna därpå, definierat i krav 9.
Vidare tillhandahåller en aspekt av uppfinningen en skivprodukt som ett halvfabrikat, innefattande ett plant substrat lâmpligtvis av ett halvledarmaterial, försett med ett mönster av fläckar med låg resistivitet, med elektriska genomgående anslutningar mellan flåckaina, och användbart som ett 10 15 20 25 30 3GB utgångsmateríal för halvledartillverkning för att tillverka komponenter på en sida av skivan, definierati krav 10.
Kort beskrivning av ritningarna Fig. 1 illustrerar ett första steg i en processekvens enligt föreliggande uppfinning; Fig. 2 illustrerar ett andra steg i en processekvens enligt föreliggande uppfinning; Fig. 3 illustrerar ett tredje steg i en processekvens enligt föreliggande uppfinning; Fig. 4 illustrerar ett resultat av en processekvens enligt föreliggande uppfinning; Fig. 5 illustrerar ett första steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 6 illustrerar ett andra steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 7 illustrerar ett tredje steg i en processekvens enligt ytterligare en utföringsforrn av föreliggande uppfinning; Fig. 8 illustrerar ett resultat av en processekvens enligt utföringsformen av föreliggande uppfinning som visas i figurema 1 l - 13; Fig. 9 illustrerar ett första steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; 10 15 20 25 30 533 SÛE Fig. 10 illustrerar ett andra steg i en processekvens enligt ytterligare en utföringsforrn av föreliggande uppfinning; Fig. 11 illustrerar ett tredje stegi en processekvens enligt ytterligare en utföringsfoim av föreliggande uppfinning; Fig. 12 illustrerar ett fjärde steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning Fig. 13 illustrerar resultatet av processekvensen enligt ytterligare en utföringsform av föreliggande uppfinning som visas i figurerna 13 - 16; Fig. 14 illustrerar tillverkning av polykiselkontakter i enlighet med uppfmningen; och Fig. 15 illustrerar tillverkning av metallkontakter i enlighet med uppfinningen.
Detaljerad beskrivning av uppfinningen För syftet med denna uppfinning skall termen "ha1vledartillverkriing” anses betyda vilken typ av processning som helst på halvledarskivor, dvs. ytterligare processning av skivmaterial för att framställa olika slags kretsar, komponenter och / eller anordningar, elektroniska kretsar och/ eller komponenter och/ eller MEMS-tillâmpningar.
Föreliggande uppfinning avser en metod för tillhandahållande av vior för CMOS- skivor, däri resistansen mellan de elektroniska (CMOS)~skikten och skivans vior kommer att reduceras.
För tillhandahållande av ett plant substrat med elektriska genomgående anslutningar, eller som de kommer att betecknas nedan, vior, används en metod som är föremål för en internationell ansökan PCT/SE07/050052 som âr under behandling. Den innefattar tillhandahållande av ett lämpligt substrat, 10 15 20 25 30 Uf! DJ m ILO få* rm: normalt en halvledarskiva av standardtyp, vanligtvis utnyttjad för tillverkning av olika typer av halvledaranordningar. Det plana substratet är företrädesvis en halvledarskiva, företrädesvis vald från kisel, dopat kisel, GaAs, InP, SiC etc.
Skivan är normalt 0,300-0,67 5 mm tjock.
Speciellt år ovan nämnda metod tillämpbar i fall då det är Önskvärt att tillhandahålla anslutningar mellan en framsida och en baksida på en sådan skiva, där det finns höga krav på att resístiviteten i dessa anslutningar skall vara så låg som möjligt.
Uppfnnarna har nu anvisat en metod för tillhandahållande av vior för CMOS- skivor, där kontaktresistansen i gränsytan mellan metallkontaktplattorna och skivans vior kommer att reduceras.
Denna metod illustreras i Fig. l ~ 4 och kommer att beskrivas nedan.
Först mönstras en skiva en kisel 70 (eller annat lämpligt material) på bägge sidor med högdopade små områden 72. Sådan mönstring kan utföras med standardtekniker inom litograñ etc. som är vâl kända för fackmarmen.
Dopningen kan göras genom en lämplig mask som definierar mönstret, b1.a. genom jonímplantering, även om andra metoder också är möjliga.
I ett nästa steg tillverkas CMOS-strukturen 74 på en sida av skivan 70.
För att tillverka viorna '76 kan en metod som beskrivits i sökandens svenska patent som nämnts tidigare håri användas. Detta innefattar etsning av spår 78, lâmpligtvis medelst DRIE, i skivan från baksidan hela vägen genom skivans kiseldel, efter att ha mönstrat skivans baksida på lämpligt sätt, se fig. 2.
Hänvisning görs till nämnda svenska patent för detta.
Spåren fylls sedan åtminstone partiellt med ett dielektriskt material 80 för att skapa en isolerande barriär, se fig. 3. Med partiellt menas att hela spåret inte fylls men sidoväggama inuti spåret måste täckas. Även skivans baksida täcks. 10 15 20 25 30 Dielektrikat på skivans baksida kan avlägsnas och ett lämpligt dielektrikum kan avsättas på nytt på baksidan om det första dielektrikat skulle vara oönskvårt.
Slutligen, såsom visas i fig. 4, öppnas det dielektriska skiktet upp 82 vid de högdopade små områdena, och metallpaddar 84 som bildar kontaktpunkter för anbringning av ytterligare elektriska komponenten på skivans baksida, varigenom dessa ansluts till de elektroniska strukturerna på skivans andra sida.
Alternativt, om dielektrikat avlägsnas, kan hela baksidan förses med ett metallslcikt, och därefter kan medelst litografi oönskad metall etsas bort, vilket lämnar metallpaddar kvar lokaliserade ovanpå viorna.
Med denna metod kan en elektronisk anordning tillverkas som innefattar en CMOS-struktur på en skiva, och som har vior som väsentligen består av ursprungligt skivmaterial, företrädesvis dopade så att det uppvisar en låg resistivitet, och ytterligare innefattande områden med låg resístivitet i kontaktområdena mellan skivan och komponenterna på denna.
Det ligger också inom ramen för uppfinningstanken att tillverka viorna med en process som liknar den som beskrivits tidigare häri, och som är föremål för den internationella ansökan PCT/ SE07 / 050052 som âr under behandling, och där skivan exponeras för smält metall som kommer att trånga in i hålen genom våtningskraft eller kapillärhafter.
I detta fall förses en CMOS-skiva, dvs. en skiva som har en CMOS-struktur på en sida, med ett hål som sträcker sig igenom skivan. Dessa hål etsas företrädesvis med användning av t.ex. DRIE. Hålen behandlas så att sidoväggaina inuti dem uppvisar vätbarhet, i detta fall måste emellertid den smälta metallen uppvisa en relativt låg smålttemperatiir, dvs. <400°C, för att inte påverka CMOS-strukturerna och dess relativt känsliga komponenter.
Lämpligtvis avsätts sådant lod / legering/ material på baksidan, antingen som ett 10 15 20 25 30 Éåšš 3GB täckande skikt, som därefter maskas och etsas för att tillhanda metallfläckar innefattande precis lagom mycket metall för att fylla hålen när metallen smälts.
Alternativt mönstras baksidan för att lämna kvar öppningar precis ovanför hålen och därefter avsätts metallen ovanpå detta. Vid smältning kommer metallen att dras in i hålen. Man bör vara noggrann med att optimera mängden metall för att på så sätt undvika överskottsmetall på skivan.
Substratytan på baksidan bör företrädesvis behandlas så att den inte våts av metallen, eller åtminstone uppvisar lägre vâtbarhet än sidoväggarria i hålen.
Uppfinningstanken omfattar också en skivprodukt som ett halvfabrikat innefattande ett plant substrat som lämpligtvis är av ett halvledarmaterial, försett med ett mönster av fläckar som har låg resistivitet, användbart som ett utgångsmaterial för tillverkning av CMOS-skivor som har komponenter på bägge sidorna av skivan, med elektriska genomgående anslutningar mellan dem.
I en andra utföringsforrn tillhandahåller uppfinningen ett startsubstrat som visas i fig. 8 och en metod att tillverka detta, och kommer nu att beskrivas med hänvisning till ñgurerna 5-8. Utgående från en lågresistiv substratskiva 1 10, t.ex. av kisel, tillhandahålles sålunda en mask 1 12 på skivan i ett mönster som definierar läget och storleken av de vior som därefter skall tillverkas.
Sedan etsas de ej maskade områden bort (DRIE/ KOH) till ett på förhand bestämt djup till bildande av fördjupningar 120, och därefter växes högresistivt material 122 medelst epitaxiell tillväxt på de bortetsade områdena, se fig. 6.
Dessa områden kommer att bilda substratet för tillverkning av elektroniska kretsar.
Spår 132 etsas från baksidan men inte hela vägen genom skivan, såsom antyds i fig. 7. Spåren fylls sedan med ett isolerande material 133. 10 15 20 25 30 533 303 Slutligen, såsom visas i ñg. 8, slipas skivan så att de isolerande spåren exponeras för att på så sätt definiera vior 140. Denna produkt kan användas som ett startsubstrat för tillverkning av vilka som helst önskade elektroniska kretsar/ komponenter, som därefter kan anslutas till vioma via routing. 1 ett alternativt angreppssätt som illustreras i figurerna 9-13, som kommer att resultera i ett ekvivalent startsubstrat, börjar metoden med en lågresistiv skiva 150 som har ett högresistivt skikt l 52 på toppen framtaget medelst epitaxiell tillväxt.
Istället för att mönstra för att definiera vioma genom maskning såsom beskrivits ovan, inverteras mönstret 154, så att hål 156 öppnas upp i masken som deñnierar storleken på lâget av viorna. Detta illustreras schematiskt i fig. 9.
Det högresistiva skiktet genometsas, se fig. 9, ned till det lågresistiva via materialet, varigenom fördjupningar 166 öppnas upp i skivan, Genom epitaxiell tillväxt fylls därefter de öppnade hålen 176 med samma eller åtminstone liknande lågresistivt material som i skivan. Ãnyo etsas spåren 182 såsom i tidigare utföringsform, och fylls med ett isolerande material, varpå samma slipningsprocess som beskrivits ovan utförs för att tillhandahålla slutprodukten som visas i fig. 13, med vior 192.
Den enda skillnaden mellan utföringsformen enligt fig. 13 och den enligt tig. 8 illustreras av den brutna linjen vid 190 som antyder grånsytan mellan kisel från den ursprungliga skivan och epitaxiellt tillvâxtmaterial.
Ytterligare en utföringsforrn visas i fig. 14. Hår tillverkas vior 202 först medelst metoder som beskrivits ovan i en lågresistiv substratskiva 200 med ett högresistivt (dvs. icke dopat) epitaxiellt skikt 204 på toppen. Elektroniska kretsar eller komponenter tillverkas såsom önskas i toppskiktet 204.
Genom mönstring och etsning tillverkas fördjupningar 206 genom toppskiktet och ned in i viarnaterialet. Routíngstruktur för att kontaktera kretsarna 10 15 20 25 533 3GB tillverkas i toppskiktet med víorna 202 definieras genom mönstring och etsning för att tillverka en mask. Därefter påförs polykisel 208 genom masken och dopas. Efter avlägsnande av masken täcks därefter skivan med ett SiOz-skikt 209 medelst PECVD. Odopat polykisel 207 fylls på i de återstående fördjupningarna.
I denna utföringsform finns en möjlighet att utnyttja en kontakt som tillverkats för att tillhandahålla en diodfunktion. Om nämligen det lågresistiva kislet i vían år n-dopat och polykislet i skiktet 208 är p-dopat (eller vice versa), kommer kontakten endast att leda elektrisk ström i en riktning och kunna användas såsom en limiter-diod för ESD-skydd.
I ytterligare en variation kan den diodliknande strukturen tillverkas som en fotodiod. Tack vare möjligheten i enlighet med uppfinningen att tillverka mycket tätpackade vior, blir det sålunda möjligt att tillverka stora arrayer av mycket tätt placerade fotodioder, som kan användas för bLa. bildregístrering och många andra tillämpningar.
I ytterligare en variation användes metall till routingen och kontakterna. Denna utföringsform visas i fig. 15. Ånyo tillverkades viorna 212 såsom beskrivits tidigare, i en lågresistiv substratskiva 2 10 som har ett högresistivt epitazciellt skikt 2 14 pä toppen. Elektroniska kretsar eller komponenter tillverkas såsom önskas i toppskiktet 2 14. Ånyo formas en fördjupning 2 16 medelst mönstring/etsning såsom beskrivits tidigare, kontakt/ routingstrukturen 218 definieras medelst mönstring och etsning och metallen plätteras eller avsätts i enlighet med mönstret. Slutligen avsätts ett SiOz-skikt 220 på toppen av skivan medelst PECVD.

Claims (10)

10 15 20 25 30 35 533 3GB iÜ PATENTKRAV:
1. l. En metod för tillverkning av en skiva som startsubstrrat för halvledarttillverkriing med elektriska anslutningar (140; 192) som löper genom skivan, innefattande: tillhandahållande av en skiva (1 10; 150) med en framsida och en baksida och som har en bas av lågresistivt kisel och ett skikt av högresistivt material på framsidan, med öar av lågresistivt material i skiktet av högresistivt material, vilka öar står i kontakt med basmaterialet av lcisel; etsning av spår (132) från skivans baksida men inte hela vägen genom skivan för att tillhandahålla isolerande inneslutningar som definierar de skivgenomgående anslutningarna (140; 192); fyllning av spåren med isolerande material (133) ; slipning av skivans framsida för att exponera det isolerande materialet så att de genomgående anslutningarna skapas.
2. Metod enligt krav 1, där tillhandahållandet av skivan med öar av ett högresistivt materialskikt innefattar stegen: tillhandahållande av en lågresistiv kiselskiva (1 1 0); tillhandahållande av en mask (l 12) på skivan som definierar läget för och storleken av de skivgenomgående anslutningarna (40) ; avlägsnande av skivmaterial på. områden som inte täcks av masken (1 12) till bildande av fördjupningar (120) epitaxiell tillväxt av ett högresistivt material (122) i fördjupningarna (120).
3. Metod enligt krav 1, där tillhandahållandet av skivan med öar av ett högresistivt materialskikt innefattar stegen: tillhandahållande av en lågresistiv kiselskiva med ett epitaxiellt tillväxt skikt av högresistivt material (122) på framsidan; tillhandahållande av en mask (154) på skivan, med öppningar som definierar läget för och storleken av de skivgenomgående anslutningarna (192) ; avlägsnande av skivmaterial på områden som inte täcks av masken (154) till bildande av fördjupningar (176); epitaxiell tillväxt av lågresistivt kisel (122) i fördjupningarna (120). 10 15 20 25 30 533 308 ll
4. En metod för tillverkning av elektriska genomgående anslutningar (vior) i en halvledarskiva, innefattande stegen: tillhandahållande av en skiva (70) med en framsida och en baksida; tillhandahållande av små områden (72) av högdopat material på sldvan; tillverkning av en önskad struktur på en första sida av skivan medelst halvledarteknologi; etsning av spår (78) genom skivan från den andra sidan av skivan, vilka spår definierar viorna; fyllning av spåren åtminstone partiellt med ett isolerande material (80) för att skapa isolerande vior; tillhandahållande av metallpaddar (84) på den andra sida, vilka täcker fläckarna av högdopat material, för åstadkommande av lågresistiva kontakter för ytterligare komponenter som skall fästas på den andra sidan
5. Metod enligt krav 4, där de högdopade små områdena (72) är del av viorna.
6. Ett skivsubstrat för tillverkning av integrerade elektroniska kretsar och / eller komponenter innefattande en lågresistiv kíselbas (110) med ett högresistivt toppskíkt (122), lämpligt för halvledarteknologisk tillverkning, kännetecknat av att det har lågresisfiva sldvgenomgående anslutningar (140).
7. Skiva enligt krav 6, där de genomgående anslutningarna (140) innefattar det ursprungliga skivmaterialet.
8. Skiva enligt krav 6, där de genomgående anslutningarna (140) innefattar det ursprungliga skivmaterialet och ett topparti av epitaxiellt tillväxt kisel.
9. En elektronisk anordning innefattande en komponentstruktur på en skiva, med vior väsentligen bestående av ursprungligt skivmaterial (150; 200), företrädesvis dopat för att uppvisa en låg resistivitet, och ytterligare 533 3GB iv9~ innefattande områden (192; 2 12) med låg resistivitet i kontaktområdena mellan skiva och komponenter därpå.
10. En halvfabrikatsldvprodukt, innefattande ett plant substrat lärnpligtvis av ett halvledarmatrial, försett med ett mönster av små områden (72) med låg resístivitet, med elektriska genomgående anslutningar (76) mellan områdena, och som år användbart som utgångsmaterial för halvledarteknologisk tillverkning för tillverkning av komponenter på en sida av skivan.
SE0801620A 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar SE533308C2 (sv)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SE0801620A SE533308C2 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE0600214 2006-02-01
SE0801620A SE533308C2 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar
PCT/SE2007/050053 WO2007089207A1 (en) 2006-02-01 2007-01-31 Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections

Publications (2)

Publication Number Publication Date
SE0801620L SE0801620L (sv) 2008-10-30
SE533308C2 true SE533308C2 (sv) 2010-08-24

Family

ID=38327689

Family Applications (2)

Application Number Title Priority Date Filing Date
SE1050461A SE1050461A1 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar
SE0801620A SE533308C2 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Family Applications Before (1)

Application Number Title Priority Date Filing Date
SE1050461A SE1050461A1 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Country Status (5)

Country Link
US (2) US9312217B2 (sv)
EP (2) EP2005467B1 (sv)
AT (1) ATE511703T1 (sv)
SE (2) SE1050461A1 (sv)
WO (2) WO2007089206A1 (sv)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018065B2 (en) 2008-02-28 2011-09-13 Atmel Corporation Wafer-level integrated circuit package with top and bottom side electrical connections
US8049310B2 (en) * 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
WO2009153728A1 (en) * 2008-06-16 2009-12-23 Nxp B.V. Through wafer via filling method
NO20083766L (no) 2008-09-01 2010-03-02 Idex Asa Overflatesensor
WO2010049852A1 (en) 2008-10-30 2010-05-06 Nxp B.V. Through-substrate via and redistribution layer with metal paste
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
US8729713B2 (en) 2008-12-23 2014-05-20 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
US8426233B1 (en) 2009-01-09 2013-04-23 Integrated Device Technology, Inc. Methods of packaging microelectromechanical resonators
TW201032389A (en) * 2009-02-20 2010-09-01 Aiconn Technology Corp Wireless transceiver module
US8053898B2 (en) * 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
NO20093601A1 (no) 2009-12-29 2011-06-30 Idex Asa Overflatesensor
DE102010029760B4 (de) 2010-06-07 2019-02-21 Robert Bosch Gmbh Bauelement mit einer Durchkontaktierung und Verfahren zu seiner Herstellung
WO2012069078A1 (de) * 2010-11-23 2012-05-31 Robert Bosch Gmbh Eutektische bondung von dünnchips auf einem trägersubstrat
SE536530C2 (sv) * 2011-04-21 2014-02-04 Silex Microsystems Ab Startsubstrat för halvledarteknologi med substratgenomgåendekopplingar och en metod för tillverkning därav
US8803269B2 (en) * 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
US9029259B2 (en) * 2012-02-17 2015-05-12 Teledyne Scientific & Imaging, Llc Self-aligning hybridization method
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
SE538058C2 (sv) 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
US9102517B2 (en) 2012-08-22 2015-08-11 International Business Machines Corporation Semiconductor structures provided within a cavity and related design structures
SE538062C2 (sv) 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
DE102013208816A1 (de) 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
KR102245134B1 (ko) 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
WO2023129537A2 (en) * 2021-12-28 2023-07-06 Medtronic, Inc. Electrical component and method of forming same
WO2023129538A1 (en) * 2021-12-28 2023-07-06 Medtronic, Inc. Electrical component and method of forming same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439736A1 (de) * 1964-10-30 1969-03-27 Telefunken Patent Verfahren zur Herstellung niedriger Kollektor- bzw. Diodenbahnwiderstaende in einer Festkoerperschaltung
FR2013735A1 (sv) 1968-07-05 1970-04-10 Gen Electric Inf Ita
US3982268A (en) * 1973-10-30 1976-09-21 General Electric Company Deep diode lead throughs
US4785341A (en) * 1979-06-29 1988-11-15 International Business Machines Corporation Interconnection of opposite conductivity type semiconductor regions
JPS5972783A (ja) * 1982-10-19 1984-04-24 Sanyo Electric Co Ltd マトリクス型発光ダイオ−ド
US4724223A (en) * 1986-12-11 1988-02-09 Gte Laboratories Incorporated Method of making electrical contacts
JP4308904B2 (ja) 1994-05-05 2009-08-05 シリコニックス・インコーポレイテッド 表面取り付け及びフリップチップ技術
US5654232A (en) 1994-08-24 1997-08-05 Intel Corporation Wetting layer sidewalls to promote copper reflow into grooves
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US7510961B2 (en) 1997-02-14 2009-03-31 Micron Technology, Inc. Utilization of energy absorbing layer to improve metal flow and fill in a novel interconnect structure
KR100337658B1 (ko) * 1997-04-03 2002-05-24 사토 요시하루 회로 기판 및 검출기 그리고 이의 제조 방법
JP4592837B2 (ja) 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2000252512A (ja) * 1999-02-25 2000-09-14 Siird Center:Kk Ｐｉｎフォトダイオード
US6221769B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
US6387793B1 (en) * 2000-03-09 2002-05-14 Hrl Laboratories, Llc Method for manufacturing precision electroplated solder bumps
US6303469B1 (en) 2000-06-07 2001-10-16 Micron Technology, Inc. Thin microelectronic substrates and methods of manufacture
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
JP3967239B2 (ja) 2001-09-20 2007-08-29 株式会社フジクラ 充填金属部付き部材の製造方法及び充填金属部付き部材
US6750516B2 (en) 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
JP2004095849A (ja) 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
SE526366C3 (sv) * 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
JP4263953B2 (ja) 2003-06-23 2009-05-13 三洋電機株式会社 半導体装置及びその製造方法
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US20050085016A1 (en) * 2003-09-26 2005-04-21 Tessera, Inc. Structure and method of making capped chips using sacrificial layer
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US6943106B1 (en) * 2004-02-20 2005-09-13 Micron Technology, Inc. Methods of fabricating interconnects for semiconductor components including plating solder-wetting material and solder filling
EP1575084B1 (en) * 2004-03-01 2010-05-26 Imec Method for depositing a solder material on a substrate
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP2007250561A (ja) 2004-04-12 2007-09-27 Japan Science & Technology Agency 半導体素子および半導体システム
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods

Also Published As

Publication number Publication date
SE0801620L (sv) 2008-10-30
EP2005467A4 (en) 2011-05-18
US20100052107A1 (en) 2010-03-04
SE1050461A1 (sv) 2010-05-10
EP2005467B1 (en) 2018-07-11
WO2007089207A1 (en) 2007-08-09
US20090195948A1 (en) 2009-08-06
EP1987535A1 (en) 2008-11-05
US9312217B2 (en) 2016-04-12
WO2007089206A1 (en) 2007-08-09
ATE511703T1 (de) 2011-06-15
EP1987535B1 (en) 2011-06-01
EP2005467A1 (en) 2008-12-24
US8324103B2 (en) 2012-12-04

Similar Documents

Publication Publication Date Title
SE533308C2 (sv) Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar
JP6103276B2 (ja) Ｌｅｄの集合的製造の方法及びｌｅｄの集合的製造のための構造
KR20000070442A (ko) 전자 디바이스용 다이 바닥 접점의 반도체 웨이퍼 제조 방법
DE102010000417B4 (de) Elektronisches Bauelement und Verfahren zu seiner Herstellung
CN105023909B (zh) 提供再分布层（rdl）和硅通孔（tsv）的结构和方法
CN108074911A (zh) 跳孔结构
CN107452714A (zh) 形成低电阻率贵金属互连的装置及方法
SE1150356A1 (sv) Startsubstrat för halvledarteknologi med substratgenomgående kopplingar och en metod för tillverkning därav
CN104916580A (zh) 半导体装置的制造方法以及半导体集成电路晶片
CN108400086B (zh) 形成用于接合晶圆的集成电路结构的方法及所产生的结构
CN112154543B (zh) 埋线及相关制造技术
JP2007035771A (ja) 半導体装置及びその製造方法
CN103723674B (zh) Mems晶体管及其制造方法
CN107195602A (zh) 半导体封装件及其制造方法
EP2973679B1 (en) Forming fence conductors in trenches formed by a spacer etching technique
CN102800655B (zh) 测试布局结构
CN107591381B (zh) 线路重分布结构的制造方法与线路重分布结构单元
CN104701197B (zh) 半导体器件的制造方法及其结构
CN103489925B (zh) 半导体装置及其制造方法
JP2009539249A (ja) マイクロエレクロトニクス素子チップ
JP6511147B2 (ja) 電子コンポーネントを製造するための方法
EP2973678B1 (en) Forming fence conductors in an integrated circuit
CN108122838A (zh) 半导体器件制备工艺
JP6095523B2 (ja) 半導体ウエハ
JP7329905B2 (ja) 太陽電池装置の不整合を処理する方法と、これによって形成される装置