CN108122838A - 半导体器件制备工艺 - Google Patents

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程洁
高超
江红
沈惠平
熊磊
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Abstract

本发明提供一种半导体器件制备工艺，包括：提供半导体基板，所述半导体基板包括具有器件结构的衬底及位于所述衬底表面上的层间介质层；在所述层间介质层表面形成图形化光阻；以所述图形化光阻为掩膜刻蚀所述层间介质层，暴露出所述衬底；刻蚀暴露出的所述衬底，形成沟槽；背面减薄所述衬底，形成多个晶粒。本发明中，在晶圆工艺完成后即可对晶圆完成切割，减小切割道的尺寸，形成更多个的晶粒，降低成本、提高效率。

Description

半导体器件制备工艺
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种半导体器件制备工艺。
背景技术
集成电路制备工艺中，通常首先在晶圆(wafer)中制备器件，之后对晶圆进行切割(Dicing)形成多个晶粒(Die)，并对各个晶粒进行CP测试，接着对晶粒进行引线封装。通常，wafer工艺由制造厂商(Foundry)完成，Dicing工艺、CP测试、引线封装部分则交由其他封装厂商完成。封装测试过程中，封装厂商例如采用机械切割或激光切割的方式将wafer切割成多个晶粒，再对晶粒进行CP测试、封装。然而该器件的制备方式效率较低、成本较高，晶圆切割过程中造成较大的硅损失。
发明内容
本发明的目的在于提供一种半导体器件制备工艺，解决现有技术器件制备方式的效率，降低成本。
为解决上述技术问题，本发明提供一种半导体器件制备工艺，包括：
提供半导体基板，所述半导体基板包括具有器件结构的衬底及位于所述衬底表面上的层间介质层；
在所述层间介质层表面形成图形化光阻；
以所述图形化光阻为掩膜刻蚀所述层间介质层，暴露出所述衬底；
刻蚀暴露出的所述衬底，形成沟槽；
背面减薄所述衬底，形成多个晶粒。
可选的，所述图形化光阻的特征尺寸为3微米～5微米。
可选的，所述图形化光阻暴露出所述半导体基板的切割道。
可选的，所述衬底中具有放大器、数/模转换器、模拟处理电路和/或数字处理电路、接口电路中的一种或多种器件结构。
可选的，所述层间介质层中形成有互连结构，所述互连结构与所述器件结构电性连接。
可选的，所述衬底为硅衬底、SOI衬底、碳化硅衬底或锗硅衬底。
可选的，所述衬底的厚度为200微米～250微米。
可选的，所述层间介质层的材料为氧化硅或氮化硅。
可选的，所述层间介质层的厚度为2微米～10微米。
可选的，采用等离子体刻蚀工艺刻蚀所述层间介质层及所述衬底。
可选的，所述沟槽的深度为150微米～200微米。
与现有技术相比，本发明的半导体器件制备工艺具有以下有益效果：
本发明中，在所述层间介质层表面形成图形化光阻，以所述图形化光阻为掩膜刻蚀所述层间介质层，暴露出所述衬底，刻蚀所述衬底，形成沟槽，并背面减薄所述衬底，形成多个晶粒。本发明中，在晶圆工艺完成后即可对晶圆完成切割，减小切割道的尺寸，形成更多个的晶粒，降低成本、提高效率。
附图说明
图1为本发明一实施例中的半导体器件制备工艺的流程图；
图2为本发明一实施例中半导体器件的俯视示意图；
图3为本发明一实施例中半导体器件的剖面示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件制备工艺进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的半导体器件制备工艺中，包括：提供半导体基板，所述半导体基板包括具有器件结构的衬底及位于所述衬底表面上的层间介质层；在所述层间介质层表面形成图形化光阻；以所述图形化光阻为掩膜刻蚀所述层间介质层，暴露出所述衬底；刻蚀暴露出的所述衬底，形成沟槽；背面减薄所述衬底，形成多个晶粒。本发明中，在晶圆工艺完成后即可对晶圆完成切割，能够减小切割道的尺寸，形成数量更多的晶粒，从而降低成本、提高效率。
以下结合附图对本发明的半导体器件制备工艺进行具体说明，图1为制备工艺的方法流程图，图2为半导体器件的俯视示意图，图3为半导体器件的剖面示意图，本发明的制备工艺包括如下步骤：
首先，执行步骤S1，参考图2和图3所示，提供半导体基板10，所述半导体基板10包括具有器件结构(图中未示出)的衬底101及位于所述衬底101表面上的层间介质层102。其中，所述衬底为硅(Si)衬底，当然本发明的其他实施例中所述衬底还可以为SOI衬底、碳化硅(SiC)衬底、锗硅(GeSi)衬底或本领域公知的其他衬底材料，本发明中对此不予限制。本实施例中，所述衬底101的厚度为200微米～250微米，例如200微米、230微米、250微米等。所述衬底101中具有放大器、数/模转换器、模拟处理电路和/或数字处理电路、接口电路中的一种或多种器件结构，可以采用CMOS工艺制备所述器件结构，此为本领域技术人员所公知的，在此不做赘述。所述层间介质层102的材料为氧化硅或氮化硅，所述层间介质层102的厚度为2微米～10微米，层间介质层用于保护衬底中的器件结构，并且所述层间介质层102中形成有互连结构(图中未示出)，所述互连结构与所述器件结构电性连接，用于将器件结构电性接出。
执行步骤S2，在所述层间介质层102表面形成图形化光阻(Photo)，所述图形化光阻暴露出所述半导体基板10的切割道(Scribe Line)11，切割道11用于将所述半导体基板10分隔成多个晶粒。所述图形化光阻的特征尺寸(Critical Distance)为3微米～5微米，例如，4微米，图形化光阻的厚度为3微米～5微米，例如，4微米。激光切割或机械切割的方式切割道形成晶粒，用到的光阻的厚度至少为7微米，特征尺寸为7微米。因此，本发明中图形化光阻的厚度及特征尺寸更小，使得形成的切割道的尺寸更小。
执行步骤S3，以所述图形化光阻为掩膜刻蚀所述层间介质层102，暴露出所述衬底101，从而将半导体基板10的切割道暴露出来。本实施例中，采用等离子体刻蚀工艺刻蚀所述层间介质层102。相对于现有技术中采用激光切割或机械切割半导体基板的方式，本发明中采用等离子体刻蚀的方式，能够减小切割道的尺寸，从而减少硅衬底的损失，增加晶粒的有效尺寸。
执行步骤S4，刻蚀暴露出的所述衬底101，形成沟槽13，本实施例中，采用等离子体刻蚀工艺刻蚀所述衬底101，所述沟槽13为切割道11所述的位置，所述沟槽13的深度为150微米～200微米，例如，沟槽的深度为160微米、180微米、200微米等。接着，本发明的制备工艺中还包括清洗所述半导体基板10，去除所述图形化光阻。
执行步骤S5，背面减薄所述衬底101，使得所述半导体基板10形成多个晶粒(Die)11。本发明中，采用化学机械研磨(CMP)的方式减薄所述衬底101的背面。在wafer晶圆工艺完成后，在Fab中即可对晶圆完成切割，并且，减小切割道的尺寸，形成数量更多的晶粒，将封装过程中的切割工艺与晶圆工艺一并完成，从而提高效率、降低成本。
综上所述，本发明提供的半导体器件制备工艺中，包括：提供半导体基板，所述半导体基板包括具有器件结构的衬底及位于所述衬底表面上的层间介质层；在所述层间介质层表面形成图形化光阻；以所述图形化光阻为掩膜刻蚀所述层间介质层，暴露出所述衬底；刻蚀暴露出的所述衬底，形成沟槽；背面减薄所述衬底，形成多个晶粒。本发明中，在晶圆工艺完成后即可在Fab中对晶圆完成切割，能够减小切割道的尺寸，形成数量更多的晶粒，从而降低成本、提高效率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种半导体器件制备工艺，其特征在于，包括：
提供半导体基板，所述半导体基板包括具有器件结构的衬底及位于所述衬底表面上的层间介质层；
在所述层间介质层表面形成图形化光阻；
以所述图形化光阻为掩膜刻蚀所述层间介质层，暴露出所述衬底；
刻蚀暴露出的所述衬底，形成沟槽；
背面减薄所述衬底，形成多个晶粒。
2.如权利要求1所述的半导体器件制备工艺，其特征在于，所述图形化光阻的特征尺寸为3微米～5微米。
3.如权利要求1所述的半导体器件制备工艺，其特征在于，所述图形化光阻暴露出所述半导体基板的切割道。
4.如权利要求1所述的半导体器件制备工艺，其特征在于，所述衬底中具有放大器、数/模转换器、模拟处理电路和/或数字处理电路、接口电路中的一种或多种器件结构。
5.如权利要求1所述的半导体器件制备工艺，其特征在于，所述层间介质层中形成有互连结构，所述互连结构与所述器件结构电性连接。
6.如权利要求1所述的半导体器件制备工艺，其特征在于，所述衬底为硅衬底、SOI衬底、碳化硅衬底或锗硅衬底。
7.如权利要求1所述的半导体器件制备工艺，其特征在于，所述衬底的厚度为200微米～250微米。
8.如权利要求1所述的半导体器件制备工艺，其特征在于，所述层间介质层的材料为氧化硅或氮化硅。
9.如权利要求1所述的半导体器件制备工艺，其特征在于，所述层间介质层的厚度为2微米～10微米。
10.如权利要求1所述的半导体器件制备工艺，其特征在于，采用等离子体刻蚀工艺刻蚀所述层间介质层及所述衬底。
11.如权利要求1所述的半导体器件制备工艺，其特征在于，所述沟槽的深度为150微米～200微米。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265475A (zh) * 2019-06-24 2019-09-20 长江存储科技有限责任公司 一种晶圆及其制造方法、晶圆分割方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040080274A (ko) * 2003-03-11 2004-09-18 삼성전자주식회사 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법
US20060088983A1 (en) * 2004-10-21 2006-04-27 Shinichi Fujisawa Method of dividing wafer
CN103117250A (zh) * 2011-11-16 2013-05-22 台湾积体电路制造股份有限公司 用于载具剥离的方法
CN105448826A (zh) * 2014-05-27 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种晶圆切割方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040080274A (ko) * 2003-03-11 2004-09-18 삼성전자주식회사 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법
US20060088983A1 (en) * 2004-10-21 2006-04-27 Shinichi Fujisawa Method of dividing wafer
CN103117250A (zh) * 2011-11-16 2013-05-22 台湾积体电路制造股份有限公司 用于载具剥离的方法
CN105448826A (zh) * 2014-05-27 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种晶圆切割方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265475A (zh) * 2019-06-24 2019-09-20 长江存储科技有限责任公司 一种晶圆及其制造方法、晶圆分割方法

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