CN108074911A - 跳孔结构 - Google Patents

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Abstract

本发明涉及跳孔结构，其揭示关于半导体结构并且，尤其，关于跳孔结构及制造的方法。该结构包含：具有一层或一层以上的线路结构的第一线路层；具有一层或一层以上的线路结构的第二线路层，位在该第一线路层上方；具有金属化的跳孔，该金属化穿越通过包含该第二线路层的较高的线路阶层并且与该第一线路层的该一层或一层以上的线路结构产生接触；以及包括保护材料及接触在该较高的线路阶层处的至少一层该一层或一层以上的线路结构的通孔结构。

Description

跳孔结构
技术领域
本发明揭示关于半导体结构并且，尤其，关于跳孔结构及制造的方法。
背景技术
通孔为在穿越一层或一层以上的邻接层的平面的实体电子电路中于线路结构(例如，线路层)之间的电性连接。例如，在集成电路设计中，通孔是在允许传导连接于不同的线路层之间的绝缘氧化层中的小的开孔。连接金属的最低层至扩散或复晶的通孔通常称为“接触(contact)”。
在通孔技术中，跳孔可以是穿过很多绝缘层而形成，例如，旁通一层或一层以上的位在该绝缘层内的线路结构，以与较低的线路结构连接。该方法提供改良的电阻特性、最小化用于较低线路结构的电容(例如，在M0层处)，以及提供面积效率于该芯片制造流程中。
使用跳孔具有很多挑战。例如，在该制造流程中，该跳孔将落在较低阶层(例如，M0层)中的该线路结构上，而该一般的通孔将落在较高的阶层(例如，M1或以上的阶层)中的该线路结构上。然而，由于该跳孔蚀刻制程，在该较高的阶层中的该线路结构及通孔内联线结构之间的接口处将会造成损坏。意即，由于该不同的蚀刻深度，因此，该跳孔蚀刻制程对于该较上方的线路结构(例如，铜材料)将造成表面损坏。这种损坏造成较高的电阻率，反过来，该较高的电阻率降低装置效能。
发明内容
在本发明揭示的态样中，结构包括：具有一层或一层以上的线路结构的第一线路层；具有一层或一层以上的线路结构的第二线路层，位在该第一线路层上方；具有金属化的跳孔，该金属化穿越通过包含该第二线路层的较高的线路阶层并且与该第一线路层的该一层或一层以上的线路结构产生接触；以及包括保护材料及接触在该较高的线路阶层处的至少一层该一层或一层以上的线路结构的通孔结构。
在本发明揭示的态样中，方法包括：形成通孔，以曝露出较高的线路层的一层或一层以上的线路结构；形成保护材料于该通孔中，以屏蔽该较高的线路层的该曝露的一层或一层以上的线路结构；以及形成穿越通过该较高的线路层及曝露较低的线路层的一层或一层以上的线路结构的跳孔，而该保护材料保护该较高的线路层的该曝露的一层或一层以上的线路结构。
在本发明揭示的态样中，方法，包括：形成具有一层或一层以上的线路结构的线路层于较低的线路层中；形成具有一层或一层以上的线路结构的线路层于较高的线路层中，位在该较低的线路层上方；形成通孔，以曝露该较高的线路层的该一层或一层以上的线路结构及穿越通过该较高的线路层并且落在该较低的线路层上方的通孔；形成保护材料于该通孔中，以屏蔽该较高的线路层的该曝露的一层或一层以上的线路结构；延伸落在该较低的线路层的该通孔至形成曝露该较低的线路层的该一层或一层以上的线路结构的跳孔，而该保护材料保护该较高的线路层的该曝露的一层或一层以上的线路结构；以及以传导材料填覆至少该跳孔，以接触该较低的线路层的该一层或一层以上的线路结构及与该较高的线路层的该一层或一层以上的线路结构以电性连接。
附图说明
本发明揭示描述于下面的该详细说明中，通过本发明揭示的例示性的实施例的非限定的例子而参考该提到的多个图式。
图1依据本发明揭示的态样显示结构及相对应的制造流程。
图2依据本发明揭示的态样，除了其它特征之外，显示形成于沟槽中的保护层(例如，犠牲插塞)及相对应的制造流程。
图3依据本发明揭示的态样，除了其它特征之外，显示跳孔结构及相对应的制程流程。
图4依据本发明揭示的态样，除了其它特征之外，显示金属化于该跳孔结构与一般通孔结构中及相对应的制造流程。
图5依据本发明揭示的额外的态样显示替代的结构及相对应的制造流程。
图6依据本发明揭示的额外的态样显示替代的结构及相对应的制造流程。
符号说明：
10 结构
10’ 结构
10” 结构
12 绝缘材料
14 线路结构
16 覆盖层
18 绝缘层
20 线路结构
22 内联线结构
24 覆盖层
26 绝缘层
28 屏蔽材料
32a 通孔
32a’ 通孔
32b 通孔
34 保护层
34’ 保护材料
34” 保护材料
36 沟槽
38 传导材料
40 覆盖层。
具体实施方式
本发明揭示关于半导体结构并且，尤其，关于跳孔结构及制造的方法。尤其，本发明揭示提供解决较高阶层的通孔形成的不相等的通孔蚀刻时间问题(例如，来自于在跳孔蚀刻制程期间的发生于较高的线路层的损害)的制造流程及最终的跳孔结构。因此并且有利的是，该制造流程及最终的跳孔结构将不会因为通孔蚀刻深度的任何差异性而对于较高的线路结构造成损害。易言之，在此所提供的该方法在跳孔形成期间将不会造成铜或其它金属化材料在该较高的线路阶层(例如，M1阶层)处的过蚀。
在实施例中，在此所描述的该制程在该跳孔蚀刻制程期间提供保护材料于较高的线路结构(例如，M1阶层)的曝露的表面上。在实施例中，该保护材料可以是形成于通孔中的犠牲插塞材料，以保护该较高的线路结构的曝露的表面。意即，该犠牲插塞在跳孔蚀刻制程期间将当作屏蔽，以保护该较高的线路结构。在实施例中，该犠牲插塞在跳孔形成之后可以移除，并接续现有的金属化制程，以形成该内联线结构用于一般通孔填覆及跳孔填覆两者。在此所描述的该制程是有利于所有的技术节点并且尤其有利于7纳米及更高的技术。
本发明揭示的该跳孔结构可以以各种方式使用各种不同的工具而制造。通常，虽然该方法及工具是使用以形成具有尺寸以该微米及纳米尺度的结构。经使用以制造本发明揭示的该跳孔结构的该方法(意即，技术)，已经由集成电路(IC，Integrated Circuit)技术所采用。例如，该结构是建立在晶圆上并且是实现于通过光学微影制程于晶圆的表面上所图案化的材料薄膜中。尤其，该跳孔结构的该制造使用三个基本的建立区块：(i)沉积薄膜材料于基板上，(ii)通过光学微影影像施加图案化屏蔽于该薄膜的表面上，以及(iii)针对该屏蔽选择性蚀刻该薄膜。
图1依据本发明揭示的态样显示结构及相对应的制造流程。尤其，该结构10包含多个线路阶层(例如，M0、M1等等)于晶粒中。例如，该结构10包含提供于绝缘材料12中的线路结构14。如同应该由所属领域技术人员所了解的是，在该绝缘材料12中的该线路结构14是较低的线路结构，代表性指定在M0阶层；虽然该线路结构14可以提供在该结构的任何较低的阶层处。在实施例中，该绝缘材料14为氧化物(例如，层间介电材料)，该氧化物可以通过现有的沉积方法所沉积，例如，化学气相沉积(CVD，Chemical Vapor Deposition)。该线路结构14可以由任何传导材料所组成，诸如，铜、钨、铝等等。
该线路结构14可以通过所属领域技术人员已知的现有的微影、蚀刻及沉积方法所形成。例如，形成于该绝缘材料12上方的光阻经曝露于能量(光)以形成图案(开孔)。具有选择性化学的蚀刻制程(例如，活性离子蚀刻(RIE，Reactive Ion Etching))，将会使用以透过该光阻的该开孔形成一个或一个以上的沟槽于该绝缘材料12中。该光阻接着可以通过现有的氧灰化制程或其它已知的剥离剂而移除。接续该光阻移除，传导材料可以通过任何现有的沉积制程(例如化学气相沉积(CVD，Chemical Vapor Deposition)制程)，而沉积于该一个或一个以上的沟槽中。在该绝缘材料12的该表面上的任何残留的材料14可以通过现有的化学机械研磨(CMP，Chemical Mechanical Polishing)制程所移除。
接续该化学机械研磨制程，覆盖层16是形成于该线路结构14及绝缘材料12上。在实施例中，该覆盖层16可以是扩散阻障层(例如，铜扩散阻障层)，该扩散阻障层避免铜或其它金属化扩散至较高的绝缘层18以及氧扩散至该线路结构14。
仍然参考图1，线路结构20及通孔内联线结构22是形成于该较高的绝缘层18中。在实施例中，该线路结构20及该内联线结构22可以形成于在该线路结构14的上方的任何线路层中。因此，该线路结构20于该绝缘材料18中为较高的线路结构，指定在M1、M2等等阶层。该线路结构20及该内联线结构22可以使用现有的微影、蚀刻及沉积而形成，类似于相对于该较低的线路结构14的该形成所讨论的技术。该线路结构20及该通孔内联线结构22可以由诸如，例如，铜、钨、铝等等的任何传导材料所组成。接续化学机械研磨制程以移除来自该绝缘材料18的该表面的任何残留的材料，覆盖层24为形成在该线路结构20及绝缘材料18上。在实施例中，该覆盖层24可以是如同上文所描述的扩散阻障层，例如，铜扩散阻障层。
屏蔽材料28是形成在该绝缘材料18的该表面上，在于该M1阶层上的选择的线路结构20及于该M0阶层上的线路结构14的边缘之间。该屏蔽材料28可以是氮化钛，由现有的沉积及蚀刻制程所沉积及图案化，例如，活性离子蚀刻。光阻是形成于该屏蔽材料28及绝缘材料18上，该光阻经曝露于能量(光)以分别地形成与一个或一个以上的线路结构14、22对准的图案(开孔)于该M0、M1阶层处。具有选择性化学(例如，活性离子蚀刻)的蚀刻制程将会使用以透过该光阻的该开孔形成一个或一个以上的通孔32a、32b于该绝缘材料18及覆盖层24中。该蚀刻制程为定时终止于某一深度处，其中，该较高的线路结构20的表面是通过该通孔32b所曝露。在这种方式中，该通孔32b将是在落在曝露于该M1阶层上的该线路结构20的表面上的深度，而该通孔将落在该较低的线路层上(穿越通过该较高的线路层，例如，M1阶层)。
在图2中，保护层(例如，犠牲插塞)34是形成于该通孔32b中，直接在该较高的线路结构20的该表面上方及/或之上。在实施例中，该保护层34可以是能够选择性地成长于该线路结构20的该曝露的表面上的钴、钌或其它保护材料。在实施例中，该保护层34可以通过无电电镀制程沉积至在大约10纳米至大约30纳米的厚度；虽然其它尺寸也是经考虑而与该屏蔽材料一起使用。
在图3中，跳孔蚀刻制程连续穿过该较高的阶层(例如，M1阶层)至位在该结构的较低的阶层上的该线路结构14，例如，M0阶层。在实施例中，该跳孔蚀刻延伸(加深)该通孔32a’，落在该较低的阶层上的该线路结构14上。在这种跳孔蚀刻制程期间，该保护层(例如，犠牲插塞)34将保护(屏蔽)在该较高的阶层(该线路结构14的上方)上的该线路结构20的该表面，免于受到可能会由使用于该跳孔蚀刻制程的蚀刻化学所造成的损害。该光阻接着可以由现有的氧灰化制程或其它已知的剥离剂所移除，接续于沟槽活性离子蚀刻以形成沟槽36(较高的阶层，例如，阶层M2)并且接着通过湿式制程的该屏蔽材料28的移除。该保护层(例如，犠牲插塞)34在该屏蔽材料的该移除期间亦将保护在该M1阶层上的该线路结构20的该表面。
仍然参考图3，在该屏蔽材料28的移除之后，在该M1阶层上的该线路结构20的该表面上的该保护层(例如，犠牲插塞)34将移除。例如，具有选择性化学的湿式制程可以使用以移除该保护层(例如，犠牲插塞)34。
如同在图4中所显示，该通孔32a’与32b及沟槽36是以传导材料38填覆，以形成双镶嵌结构，例如，内联线结构及较高的线路结构。由所属领域技术人员应该了解的是形成于该通孔32a’内的该内联线结构将是跳孔结构，电性上及直接地连接至在该M0阶层上的线路结构14，例如，旁通于该M1或上方阶层的任何联线。于该通孔32b中的该传导材料38，另一方面，将是一般的通孔内联线结构，提供电性及直接联线至在该较低的阶层上的该线路结构20。在实施例中，该金属材料可以是铜，铝、钨等等，以列出几个考虑的材料。该传导材料38可以通过现有的沉积方法而沉积(例如，化学气相沉积及/或电浆气相沉积(PVD，PlasmaVapor Deposition)及/或原子层沉积(ALD，Atomic Layer Deposition))，并接续现有的平坦化制程(例如化学机械研磨)，以移除任何残留材料于该绝缘层26上。覆盖层40接着可以形成于该绝缘层26及传导材料38的上方。
图5依据本发明揭示的另外的态样显示替代的结构及相对应的制造流程。在这个实施例中，保护材料在后续的沟槽及通孔填覆制程期间(例如，金属化制程)，仍然留在该沟槽32b中。例如，从在图1中所显示的该结构开始，在图5的该结构10’中，保护材料34’的材料层可以沉积在该通孔32b内及在该线路结构20的该曝露的表面上。在实施例中，如同已经在此所描述在该跳孔蚀刻制程期间，该保护材料34’将提供保护屏蔽，该保护屏蔽可以是金属，例如，钴或钌。该保护材料34’可以通过化学气相沉积或无电电镀制程而成长至大约10纳米至大约30纳米或者以上的厚度；虽然其它尺寸在此也是可加以考虑，该厚度在后续蚀刻制程期间将提供对于该线路结构20的保护。
在这个实施例中，该保护材料34’将仍然于该通孔32b’中与在该M1阶层上的该线路结构20直接电性连接。接续延伸(加深)该通孔32a’以落在该较低的阶层上(例如，M0阶层)的该线路结构14上的该跳孔蚀刻制程，该光阻及屏蔽材料可以由活性离子蚀刻及湿式蚀刻制程所移除。当具有该保护层(例如，犠牲插塞)34时，在该屏蔽材料的该移除期间，该保护材料34’亦将保护在该较低的阶层(例如，M1阶层)上的该线路结构20的该表面。在该屏蔽材料28的该移除之后，该通孔32a’、该沟槽32b及沟槽36的剩余部分以传导材料38填覆，以形成双镶嵌结构，例如，内联线结构及较高的线路结构。
如同在此已经提出的，形成于该通孔32a’中的该内联线结构将是跳孔结构，电性上及直接地连接至在该较低的M0阶层上的线路结构14，例如，旁通任何连接在较高的M1中或上方阶层。该传导材料38及在该通孔32b中的保护材料34’(另一方面，将是一般的沟槽/通孔内联线结构)提供电性及直接连接至在该较高的阶层上的该线路结构20。在实施例中，该传导材料可以是铜、铝、钨等等，以列举一些考虑的材料，通过现有的沉积方法所沉积(例如化学气相沉积及/或电浆气相沉积(PVD，Plasma Vapor Deposition)及/或原子层沉积(ALD，Atomic Layer Deposition))，并接续现有的平坦化制程(例如化学机械研磨)，以移除任何残留材料于该绝缘层26上。覆盖层40接着可以形成于该绝缘层26及传导材料38的上方。
图6依据本发明揭示的另外的态样显示替代的结构及相对应的制造流程。在这个实施例中，保护材料完全地或实质上完全地填覆该通孔32b，并且在后续的通孔填覆及线路形成期间将仍然存在于该沟槽32b内。例如，从在图1中所显示的该结构开始，在图6的该结构10”中，保护材料34”填覆该通孔32b并且经由沉积以与该线路结构20的该曝露的表面直接电性连接。在这个实施例中，该保护材料34”亦可以是金属，例如，钴或钌，如同已经在此所描述的，该金属在该跳孔蚀刻制程期间当作保护屏蔽。该保护材料34”可以是通过化学气相积或无电电镀制程所成长以完全地填覆该沟槽32b。
在这个实施例中，该保护材料34”将仍然存在于该通孔32b中以与在该较高的阶层上(例如，M1阶层)的该线路结构20直接电性连接。接续延伸(加深)该通孔32a’以落在该较低的阶层(例如，M0阶层)上的该线路结构14上的该跳孔蚀刻制程，该光阻及屏蔽材料可以由湿式蚀刻制程所移除。当具有该保护层(例如，犠牲插塞)34时，在该沟槽36的该形成(活性离子蚀刻制程)及该屏蔽材料的该湿式移除期间，该保护材料34’亦将保护在该较低的阶层上的该线路结构20的该表面。在该屏蔽材料28的该移除之后，该沟槽通孔及该沟槽36以传导材料38填覆，以形成双镶嵌结构，例如，内联线结构及较高的线路结构。
如同在此已经提出的，形成于该通孔32a’中的该内联线结构将是跳孔结构，电性上及直接地连接至在该M0阶层上的线路结构14，例如，旁通任何连接在该M1中或较高的金属阶层。在该通孔32b中的该保护材料34’(另一方面，将是一般的通孔内联线结构)提供电性及直接连接至通过该传导材料38所形成的在该M1阶层上及较高的阶层上的该线路结构20。在实施例中，该金属材料可以是铜、铝、钨等等，以列举一些考虑的材料，通过现有的沉积方法所沉积(例如化学气相沉积及/或电浆气相沉积(PVD，Plasma Vapor Deposition)及/或原子层沉积(ALD，Atomic Layer Deposition))，并接续现有的平坦化制程(例如化学机械研磨)，以移除任何残留材料于该绝缘层26上。覆盖层40接着可以形成于该绝缘层26及传导材料38的上方。
上文所描述的该方法是使用于制造集成电路芯片。该最终的集成电路芯片可以通过该制造者以原始晶圆形式(意即，作为具有多个未封装的芯片的单一晶圆)所分配，成为裸晶或以封装形式。在该后者的例子中该芯片是安装于单一芯片封装中(诸如塑料载板，具有固定于主板的导线或其它较高阶层载板)或以多芯片封装(诸如具有任一的或两者的表面内联线或埋置内联线的陶瓷载板)。在任何例子中该芯片是接着与其它芯片、离散电路组件及/或其它讯号处理装置积体化而作为部分不论是(a)中间产品(诸如主板)或(b)终端产品。该终端产品可以是包含集成电路芯片的任何产品，范围从玩具及其它低端应用至具有显示器、键盘或其它输入设备的先进计算机产品，以及中央处理器。
本发明揭示的该各种实施例的该描述已经呈现用于说明的态样，但是并非意在耗尽或限定于所揭示的该实施例。很多修正及变化对于所属领域技术人员将是显而易见的而不会违反该描述的实施例的该范畴及精神。在此所使用的该术语是经选定以最佳解释该实施例、该实施应用或经由技术发现于该市场中的技术改良的原理，或者使得所属领域技术人员能够了解在此所揭示的该实施例。

Claims (20)

1.一种结构，包括：
第一线路层，具有一层或一层以上的线路结构；
第二线路层，具有一层或一层以上的线路结构，位在该第一线路层的上方；
跳孔，具有金属化，该金属化穿越通过包含该第二线路层的较高的线路阶层并且使得与该第一线路层的该一层或一层以上的线路结构产生接触；以及
通孔结构，包括保护材料及接触在该较高的线路阶层处的至少一层该一层或一层以上的线路结构。
2.根据权利要求1所述的结构，其中，该保护材料是金属。
3.根据权利要求2所述的结构，其中，该金属是钴及钌的其中一者。
4.根据权利要求1所述的结构，其中，该保护材料完全地或实质上完全地填覆该通孔结构。
5.根据权利要求4所述的结构，其中，该金属化形成线路层，该线路层在该通孔结构上方的该保护金属上方并与该保护金属产生接触。
6.根据权利要求1所述的结构，其中，该保护材料部分地填覆该通孔结构。
7.根据权利要求6所述的结构，其中，该金属化填覆该通孔结构的剩余部分，与该保护材料产生接触。
8.根据权利要求7所述的结构，其中，该金属化为在该通孔结构上方并与该通孔结构产生接触的线路层。
9.根据权利要求6所述的结构，其中，该保护材料为金属。
10.一种方法，包括：
形成通孔，以曝露较高的线路层的一层或一层以上的线路结构；
形成保护层材料于该通孔中，以屏蔽该较高的线路层的该曝露的一层或一层以上的线路结构；以及
形成穿越通过该较高的线路层及曝露较低的线路层的一层或一层以上的线路结构的跳孔，而该保护材料保护该较高的线路层的该曝露的一层或一层以上的线路结构。
11.根据权利要求10所述的方法，还包括在该跳孔的形成后及金属化制程以填覆该跳孔及该通孔前，移除该保护材料。
12.根据权利要求10所述的方法，其中，在后续的金属化制程以填覆至少该跳孔期间，该保护材料仍然留在该通孔中。
13.根据权利要求10所述的方法，其中，该保护材料填覆或实质上填覆该通孔，并且还包括金属化制程填覆该至少一个跳孔及形成较高的金属线路以与该填覆的跳孔及该通孔两者接触。
14.根据权利要求10所述的方法，其中，该保护材料为金属。
15.根据权利要求10所述的方法，其中，该保护材料部分地填覆该通孔，并且还包括后续的金属化制程填覆该跳孔、该通孔的剩余部分及形成较高的金属线路以与该填覆的跳孔及该通孔接触。
16.一种方法，包括：
形成具有一层或一层以上的线路结构的线路层于较低的线路层中；
形成具有一层或一层以上的线路结构的线路层于较高的线路层中，位在该较低的线路层的上方；
形成通孔，以曝露该较高的线路层的该一层或一层以上的该线路结构及穿越通过该较高的线路层及落在该较低的线路层的上方的通孔；
形成保护材料于该通孔中，以屏蔽该较高的线路层的该曝露的一层或一层以上的线路结构；
延伸落在该较低的线路层上的该通孔，以形成曝露该较低的线路层的该一层或一层以上的线路结构的跳孔，而该保护材料保护该较高的线路层的该曝露的一层或一层以上的线路结构；以及
以传导材料填覆至少该跳孔，以接触该较低的线路层的该一层或一层以上的线路结构及以与该较高的线路层的该一层或一层以上的线路结构接触。
17.根据权利要求16所述的方法，还包括在该跳孔的形成后及该跳孔与该通孔的该填覆前，移除该保护材料。
18.根据权利要求16所述的方法，其中，在该跳孔的该填覆期间，该保护材料仍然存在于该通孔中。
19.根据权利要求16所述的方法，其中，该保护材料为金属。
20.根据权利要求16所述的方法，其中，该保护材料部分填覆该通孔，并且该填覆包含该传导材料于该通孔中的沉积。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930595B2 (en) 2017-09-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Standard cells having via rail and deep via structures
JP7043773B2 (ja) * 2017-10-03 2022-03-30 株式会社デンソー 半導体装置
US10586012B2 (en) * 2018-04-25 2020-03-10 International Business Machines Corporation Semiconductor process modeling to enable skip via in place and route flow
US10784151B2 (en) * 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US11152298B2 (en) 2019-06-04 2021-10-19 International Business Machines Corporation Metal via structure
EP3770953B1 (en) 2019-07-23 2023-04-12 Imec VZW Method for forming a multi-level interconnect structure in a semiconductor device
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677625A (zh) * 2004-03-31 2005-10-05 半导体工程研究所股份有限公司 沉积方法与半导体器件
US20120104622A1 (en) * 2010-10-27 2012-05-03 Kim Sunoo Through Level Vias and Methods of Formation Thereof
US20160071803A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060216929A1 (en) 2005-03-28 2006-09-28 Hyun-Mog Park Etch stopless dual damascene structure and method of fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677625A (zh) * 2004-03-31 2005-10-05 半导体工程研究所股份有限公司 沉积方法与半导体器件
US20120104622A1 (en) * 2010-10-27 2012-05-03 Kim Sunoo Through Level Vias and Methods of Formation Thereof
US20160071803A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

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