SE444484B - INTEGRATED CIRCUIT CONTAINING INCLUDING A MEMORY CELL WITH A FIRST AND ANOTHER INVERTER - Google Patents

INTEGRATED CIRCUIT CONTAINING INCLUDING A MEMORY CELL WITH A FIRST AND ANOTHER INVERTER

Info

Publication number
SE444484B
SE444484B SE8001225A SE8001225A SE444484B SE 444484 B SE444484 B SE 444484B SE 8001225 A SE8001225 A SE 8001225A SE 8001225 A SE8001225 A SE 8001225A SE 444484 B SE444484 B SE 444484B
Authority
SE
Sweden
Prior art keywords
channel
inverter
transistor
collector
polycrystalline silicon
Prior art date
Application number
SE8001225A
Other languages
Swedish (sv)
Other versions
SE8001225L (en
Inventor
A G F Dingwall
Original Assignee
Rca Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rca Corp filed Critical Rca Corp
Publication of SE8001225L publication Critical patent/SE8001225L/en
Publication of SE444484B publication Critical patent/SE444484B/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Description

18001225-5 i 1 0 2 10 15 20 25 30 ss_ 40 uppfinningen. Pig. 2 är en modifierad planvy av ett enligt kret- sen í fig- 1B utfört CMOS/SOS+arrangemang, där de till kretsen i fig. 1B hörande kretselementen i huvudsak är placerade i motsva« righet till den i fig¿ 1B schematiskt visade konfigurationen. 18001225-5 i 1 0 2 10 15 20 25 30 ss_ 40 invention. Pig. Fig. 2 is a modified plan view of a CMOS / SOS + arrangement according to the circuit of Fig. 1B, in which the circuit elements belonging to the circuit of Fig. 1B are placed substantially in correspondence with the configuration schematically shown in Fig. 1B.

Pig. 3 är en tvärsnittsvy genom minnescellen utefter linjen 3-3 i fig. 2; Fig. 4 är en tvärsnittsvy genom minnescellen utefter linjen 4-4 1 fig. z. ' , Hänvisning sker nu till fig. 1A och 1B, somjvisar ett sche- matiskt kretsschema för en minnescell 10 utförd i enlighet med föreliggande uppfinning. Den föredragna utföringsformen av minnescellen 10 innefattar -ett par m6d.AP~k&flfll.fÖTSed¿& _ fälteffekttransistorer 12, 14 med isolerat styre (lGFET~transis- torer). tre med N~kanal försedda IGFET-transistorer 16, 18, 20 samt ett par dioder 22, 24. Dioderna 22, 24 utföres och används på nytt sätt, som förklaras närmare nedan och som medför fördelar i minnescellens 10 uppbyggnad utan att i väsentligt avseende på- verka cellens 10 funktion. 4 Minnescellen 10 utgöres i huvudsak av ett par korskopplade CMOS-inverterare, nämligen en första inverterare, i vilken ingår P-kanaltransistorn 12, Nåkanaltransístorn 16 och dioden ZZ, samt en andra inverterare, i vilken ingår P-kanaltransistorn 14, N~kanaltransistorn 18 och dioden_24. Transistorn 20 är ansluten mellan en ingångsklämma 28 och diodens 22 katod. Transistorn 20 används som en transmissionsgrind för inmatning av signaler i minnescellen 10 och för utläsning av cellens 10 utspänning, som motsvarar den första inverterarens utspänning. Vid den föredragna utföringsformen av minnescellen 10-utgöres transmissíonsgrind- transistorn 20 av en N-kanalanordning. Denna kan dock utbytas mot en IGFET-transistor av P till diodens 22 anod i stället för till dess katod.Pig. Fig. 3 is a cross-sectional view through the memory cell taken along line 3-3 of Fig. 2; Fig. 4 is a cross-sectional view through the memory cell taken along line 4-4 of Fig. 2, reference is now made to Figs. 1A and 1B, which show a schematic circuit diagram of a memory cell 10 constructed in accordance with the present invention. The preferred embodiment of the memory cell 10 comprises a pair of m6d.AP ~ k & flfl l.fÖTSed¿ & _ field effect transistors 12, 14 with insulated gate (IgFET ~ transistors). three N-channel IGFET transistors 16, 18, 20 and a pair of diodes 22, 24. The diodes 22, 24 are designed and used in a new way, which is explained in more detail below and which brings advantages in the structure of the memory cell 10 without substantially affect the function of the cell 10. The memory cell 10 consists essentially of a pair of cross-connected CMOS inverters, namely a first inverter, which includes the P-channel transistor 12, the sub-channel transistor 16 and the diode ZZ, and a second inverter, which includes the P-channel transistor 14, the N-channel transistor 18 and diode_24. The transistor 20 is connected between an input terminal 28 and the cathode of the diode 22. The transistor 20 is used as a transmission gate for inputting signals into the memory cell 10 and for reading out the output voltage of the cell 10, which corresponds to the output voltage of the first inverter. In the preferred embodiment of the memory cell 10, the transmission gate transistor 20 is constituted by an N-channel device. However, this can be replaced by an IGFET transistor of P to the anode of the diode 22 instead of to its cathode.

Díoderna 22 och 24, som normalt inte förekommer i en CMOS-in- verteringskrets av standardtyp, kommer inte att i någon väsentlig grad påverka minnescellens 10 funktion. Närvaron av dessa dioder 22, 24 är en följd av det sätt varpå minnescellen förverk1igas,_ vilket kommer att förklaras närmare nedan. För ögonblicket är det tillfyllest att nämna att dioden 24 bildas av övergången mellan en av P+-ledande polykristallin kisel bestående innerförbindning och en av N+-ledande polykristallin kisel bestående innerförbind- ning. Den polykristallina kiseldioden 24 tenderar att uppvisa viss läckning. Det spänningsfall som efter kort tid.uppträder 10 15 'w 25 30 35 ' 40 3 A 8001225-5 över dioden 24 är följaktligen minimalt, varför utströmdrivningen är i huvudsak densamma som om dioderna 22, 24 ej funnes, dvs som om de vore kortslutna. A Till följd av det sätt, varpå minnescellen 10 är förverkli- gad ~ vilket sätt beskrives nedan - uppträder inget diodspännings- fall som eljest skulle kunna inverka på den fullständiga stryp- ningen av P-kanaltransistorerna 12, 14 eller N-kanaltransistorn 18, vilka transistorer samtliga är mfanrikningstyp. 1 Pig; 2-4 visar modifierade plan- och tvärsníttsvyer av den medelst SOS-teknik tillverkade minnescellen 10. I cellen 10 in- går ett safirsubstrat 11, på vilket ett eoitaxiellt kiselskikt är bildat. IGFET-transistorerna 12, 14, 16, 18 och 20 är bildade i detta epitaxskikt. P+-ledande epitaxskikt visas i fíg. 2 me- delst punkter under det att N+-ledande områden saknar dylika punkter. Alla oxidskikt är utelämnade i fíg. 2 men visas i fig. 3 och 4 för att förtydliga anordníngens 10 uppbyggnad. Den posi- tiva matningsspänningen VDD visas ansluten till P-kanaltransis- torns 12 emítter och till P-kanaltransístorns 14 emitter via me- tallkontakter 27 resp. 29. Transistorns 14 P+-ledande kollektor 32 och transistorns 12 P+-ledande kollektor 34 skiljes från res- pektive emittrar 31, 30 medelst N*-ledande kanalområden Sóregm 38.Diodes 22 and 24, which do not normally occur in a standard CMOS inversion circuit, will not significantly affect the operation of the memory cell 10. The presence of these diodes 22, 24 is a consequence of the manner in which the memory cell is realized, which will be explained in more detail below. For the moment, it is sufficient to mention that the diode 24 is formed by the transition between an inner connection consisting of P + -conducting polycrystalline silicon and an inner connection consisting of N + -conducting polycrystalline silicon. The polycrystalline silicon diode 24 tends to exhibit some leakage. The voltage drop which occurs after a short time 10 15 'w 25 30 35' 40 3 A 8001225-5 across the diode 24 is consequently minimal, so that the output current is essentially the same as if the diodes 22, 24 did not exist, i.e. as if they were short-circuited. . A Due to the manner in which the memory cell 10 is realized ~ which method is described below - no diode voltage drop occurs which could otherwise affect the complete throttling of the P-channel transistors 12, 14 or the N-channel transistor 18, which transistors are all mfanrichningstype. 1 Pig; 2-4 show modified plan and cross-sectional views of the memory cell 10 manufactured by SOS technology. The cell 10 comprises a sapphire substrate 11, on which an uniaxial silicon layer is formed. The IGFET transistors 12, 14, 16, 18 and 20 are formed in this epitaxial layer. P + -conducting epitaxial layers are shown in fig. 2 with points while N + -conducting areas lack such points. All oxide layers are omitted in fig. 2 but shown in Figs. 3 and 4 to clarify the structure of the device 10. The positive supply voltage VDD is shown connected to the emitters of the P-channel transistor 12 and to the emitter of the P-channel transistor 14 via metal contacts 27 and 27, respectively. 29. The transistor 14 P + conducting collector 32 and the transistor 12 P + conducting collector 34 are separated from the respective emitters 31, 30 by means of N * conducting channel regions Sóregm 38.

På motsvarande sätt visas N-kanaltransistorerna 16, 18 med N+-dopade,,epitaxiella emittrar 40 resp. 41. Dessa emittrar 40, 41 skiljes från tillhörande kollektorer 42, 44 medelst P--ledande kanalområden 46 resp. 48. Den negativa matningsspänningen VSS (som, såsom visas i fig. 1A och 1B, kan utgöras av jord) är anf sluten till N-kanaltransistorernas 16, 18 emittrar 40, 41 via metallkontakter 47, 49. Dioden 24 bildas av övergången mellan den av N+~dopad polykristallin kisel bestående innerförbindníngen,50 och den av P+-dopad polykristallin kisel bestående mellanförbínd- ningen 53. Nämnda N+-dopade förbindning 50 fungerar även som N-kanaltransistorns 16 styre (beläget ovanför den i fig. 4 visade kanaloxiden 57) och som den inbäddade kontaktförbindelsen 33 till N-kanaltransistorns 18 kollektor 44. På motsvarande sätt fungerar den P+-dopade innerförbíndningen 53 samtidigt som P-kanaltransis- torns 12 styre (beläget ovanför den i fig. 4 visade kanaloxiden 59) och som den försänkta kontaktförbindelsen 35 till P-kanal- transistorns 14 kollektor 32.' Dioden 22 bildas av övergången mellan transistorns 12 P+-le- dande kollektor 34 och transístorns 16 N+-ledande kollektor 42. 10 15 '20 ZS 30 35 40 8001225-5 4 Vid den föredragna utföringsformen bildas dioden 22 fullständigt inom epitaxskiktet. Emellertid kan dioden 22 även vara bildad i polykristallin kisel genom att de nedan beskrivna polykristallina linjerna 51, 52 förlängs så att de berör varandra. I detta fall skulle en av polykristallin kisel bestående diod bildas parallellt med epitax-dioden 22, och sistnämnda diods läckegenskaper skulle vara förhärskande. ' w En av N+-dopad polykristallin kisel bestående innerförbind- ning 51 fungerar som N-kanaltransistorns l8 styre (beläget ovan- för den i fig. 3 visade kanaloxiden 61) och bildar en försänkt kontaktförbindelse 70 till det N+-ledandeiepitaxområdet 42. På motsvarande sätt fungerar en av P+-dopad polykristallin kisel be- stående innerförbindning 52 samtidigt som P-kanaltransistorns 14 styre (beläget ovanför den i fig. 3 visade kanaloxiden 63) och som försänkt kontaktförbindelse 74 till P-kanaltransistorns 12 _ kollektor 34. Andra oxidområden, gemensamt tilldelade hänvisnings- beteckningen 65, utnyttjas för isoleringsändamål och visas ii Q fig. 3 och 4. ~ A I minnescellen 10 ingår vidare den N-kanalförscdda transmis- sionsgrindtransistorn 20, som används för ettställning av minnes- cellen samt för bestämning av dennas tillstånd. Vid den föredrag- na utföringsformen uppvisar transistorn 20 ett par N+-ledande epitaxområden, nämligen områdena 42 och 54, vilka vardera i fort- sättningen benämnes transistorns 20 "kollektor-emitter". Anled- ningen till benämningen "kollektor-emitter" är att transmissions- grinden-20 har två arbetssätt. Vid det ena utgör området 42 tran- sistorns kollektor och omrâdet 54 dess emitter, under det att om- rådet 54 är kollektor och området 42 emitter vid det andra arbets- sättet. Man bör emellertid hålla i minnet att omrâdet 42 alltid fungerar som kollektor hos N-kanaltransistorn 16 och som katod för dioden.22. Ett P-kanalområde 56 är beläget mellan transistorns 20 båda "kollektor-emittrar" 42 och 54. En N+-dopad polykristallin kisellinje 58 ligger ovanpå en kanaloxid (visas ej), som i sin tur är belägen ovanpå kanalområdet 56. Den polykristallina kisel- linjen 58 fungerar som fälteffekttransistorns 20 styre. En kon- - taktöppning 66 är upptagen i kollektor-emittern 54 på den sida om kanalområdet 56 som vetter bort från de båda inverterarna. En in/ut-förbindelse 28 för transistorn ZO är utförd i kontaktöpp- W ningen 66, vilket framgår av fig. 2.Correspondingly, the N-channel transistors 16, 18 are shown with N +-doped, epitaxial emitters 40 and 40, respectively. 41. These emitters 40, 41 are separated from associated collectors 42, 44 by means of P-conducting channel regions 46 and 46, respectively. 48. The negative supply voltage VSS (which, as shown in Figs. 1A and 1B, may be ground) is connected to the emitters 40, 41 of the N-channel transistors 16, 18 via metal contacts 47, 49. The diode 24 is formed by the transition between the the N + doped polycrystalline silicon inner connection, 50 and the P + doped polycrystalline silicon intermediate link 53. The N + doped connection 50 also acts as the control of the N-channel transistor 16 (located above the channel oxide 57 shown in Fig. 4). and as the embedded contact connection 33 to the collector 44 of the N-channel transistor 18. Correspondingly, the P +-doped inner connection 53 functions at the same time as the control of the P-channel transistor 12 (located above the channel oxide 59 shown in Fig. 4) and as the recessed contact connection To the collector 32 of the P-channel transistor 14. ' The diode 22 is formed by the junction between the P + conducting collector 34 of the transistor 12 and the N + conducting collector 42 of the transistor 16. In the preferred embodiment, the diode 22 is completely formed within the epitaxial layer. However, the diode 22 can also be formed in polycrystalline silicon by extending the polycrystalline lines 51, 52 described below so that they touch each other. In this case, a polycrystalline silicon diode would be formed in parallel with the epitaxial diode 22, and the leakage properties of the latter diode would be predominant. An inner connection 51 consisting of N +-doped polycrystalline silicon acts as the control of the N-channel transistor 18 (located above the channel oxide 61 shown in Fig. 3) and forms a recessed contact connection 70 to the N + -conducting epitaxial region 42. In this way, an inner connection 52 consisting of P + doped polycrystalline silicon functions at the same time as the control of the P-channel transistor 14 (located above the channel oxide 63 shown in Fig. 3) and as a recessed contact connection 74 to the collector 34 of the P-channel transistor 12. Other oxide regions, commonly assigned reference numeral 65, is used for isolation purposes and is shown in Figs. 3 and 4. The memory cell 10 further includes the N-channel transmission gate transistor 20, which is used for setting the memory cell and for determining its state. In the preferred embodiment, transistor 20 has a pair of N + conducting epitaxial regions, namely regions 42 and 54, each of which is hereinafter referred to as "collector-emitter" of transistor 20. The reason for the name "collector-emitter" is that the transmission gate-20 has two modes of operation. In one case, the area 42 is the collector of the transistor and the area 54 is its emitter, while the area 54 is the collector and the area 42 emits in the other mode. However, it should be borne in mind that the region 42 always acts as a collector of the N-channel transistor 16 and as a cathode of the diode.22. A P-channel region 56 is located between the two "collector emitters" 42 and 54 of the transistor 20. An N +-doped polycrystalline silicon line 58 lies on top of a channel oxide (not shown), which in turn is located on top of the channel region 56. The polycrystalline silicon line 58 acts as the control of the field effect transistor 20. A contact port 66 is provided in the collector-emitter 54 on the side of the channel region 56 facing away from the two inverters. An input / output connection 28 for the transistor ZO is made in the contact opening 66, which is shown in Fig. 2.

För tillverkning av minnescellen 10_utgär man från ett iso- 10 15 20 25 35 40 å g soo122s-s lerande substrat 11, exempelvis ett safírsubstrat, på vilket od- ling kan ske av ett epitaxiellt halvledarskikt. Förutom safir, som används vid den föredragna utföríngsformen av uppfinningen, vkan det isolerande substratet även bestå av spinell eller beryl- liumoxidi På substratet sker medelst inom SOS-tekniken konventio- nella metoder epitaxiell odling av en halvledare, såsom kisel.For the manufacture of the memory cell 10, 40 is used as an insulating substrate 11, for example a sapphire substrate, on which an epitaxial semiconductor layer can be cultured. In addition to sapphire, which is used in the preferred embodiment of the invention, the insulating substrate may also consist of spinel or beryllium oxide. On the substrate, by conventional methods in SOS technology, epitaxial culture of a semiconductor, such as silicon, takes place.

Efter odlingen av epitaxskiktet åstadkommas ett oxidskikt på det- tas yta medelst någon välkänd metod, såsom termisk oxidation i det fall att halvledaren utgöres av kisel. Pâ ytan av oxidskiktet anbringas ett fotoresistskikt, som definieras genom användning av konventionella fotolitografiska metoder. Fotoresistskiktet fram- kallas därefter i och för bildning av en mask som täcker de ytor av epitaxskiktet som skall bilda delar av fälteffekttransistorer- na 12, 14, 16, 18 och 20. De exponerade delarna av oxidskiktet och det av kisel bestående epitaxskiktet avlägsnas genom etsning.After culturing the epitaxial layer, an oxide layer is formed on its surface by any well-known method, such as thermal oxidation in the case where the semiconductor is silicon. A photoresist layer is defined on the surface of the oxide layer, which is defined using conventional photolithographic methods. The photoresist layer is then developed to form a mask covering the surfaces of the epitaxial layer which are to form portions of the field effect transistors 12, 14, 16, 18 and 20. The exposed portions of the oxide layer and the silicon epitaxial layer are removed by etching. .

Efter avlägsnandet av de oönskade delarna av epitaxskiktet, borttages resten av fotoresist- och oxidskikten; Substratet ut- sättes därefter för jonímplantation av en donatorjon, såsom fos- for, för att göra epitaxskiktet N--ledande i och för avpassning av P-kanaltransistorernas tröskelspänningar, dvs för bildning av transistorernas 12, 14 kanalområden. Substratet täckes därefter med fotoresistskikt, som definieras och framkallas under använd- ning av en fotomask i syfte att blottlägga kanalområdena hos N-kanaltransistorerna 16, 18 och 20. Det av fotoresist täckta substratet utsätts för jonimplantation av en acceptorjon, såsom bor, i syfte att avpassa N-kanaltransistorernas tröskelspänningar.After removing the unwanted portions of the epitaxial layer, the rest of the photoresist and oxide layers are removed; The substrate is then subjected to ion implantation of a donor ion, such as phosphorus, to make the epitaxial layer N-conductive in order to adjust the threshold voltages of the P-channel transistors, ie to form the channel regions of the transistors 12, 14. The substrate is then covered with photoresist layers, which are defined and developed using a photomask in order to expose the channel regions of the N-channel transistors 16, 18 and 20. The photoresist-coated substrate is subjected to ion implantation of an acceptor ion, such as boron, in order to adjust the threshold voltages of the N-channel transistors.

Därefter avlägsnas den kvarvarande fotoresisten, varefter sub- stratet placeras i en till cirka 10O00C upphettad ugn, som till- föres en liten kvantitet ånga och HCl för odling av ett oxidskikt 65 över de kvarvarande delarna av epítaxskiktet.The remaining photoresist is then removed, after which the substrate is placed in an oven heated to about 100 DEG C., which is supplied with a small quantity of steam and HCl to grow an oxide layer 65 over the remaining parts of the epitaxial layer.

Substratet täckas därefter med ett fotoresístskikt som defi- nieras genom användning av en fotomask och som därpå framkallas för blottläggning av områden där inbäddade kontakter skall åstad- kommas. Formen på de försänkta kontakterna 35, 35, 70 och 74 väl- jes så att säker kontakt garanteras mellan den dopade polykristal- lina kiseln och de underliggande epitaxområdena. Den genom den framkallade fotoresisten exponerade oxiden 65 avlägsnas genom etsníng i en lösning, såsom buffradgfluorvätesyra} Den kvarvarande fotoresisten borttages och ett polykrístallint kiselskikt avsät- tes över substratet medelst något lämpligt förfarande, såsom pyro- tsoo1225-5 6 10 15 20 25 30 35 40 lytisk sönderdelníng av silan. _ d Ett fotoresistskikt pâföres på det polykristallina kisel- skiktets yta, och en fotomask används för att definiera de av polykristallín kisel bestående ínnerförbindningarna, vilka inne- fattar de inbäddade kontakterna och fälteffekttransistorernas styren. Den definierade fotoresisten framkallas och de exponerade delarna av det dopade polykristallina kiselskiktet avlägsnas ge~ nom estning i en lösning av kaliumhydroxid (KOH), etanol och vat_ ten. Fotoresistskiktet borttages och ett nytt fotoresistskikt på- föres. Det nya fotoresistskiktet definieras genom användning av en fotomask så att såväl i det nolykrístallina kíselskiktet-som i det epitaxiella kiselskiktet belägna områden blottlagges i och för jonimplantation. Substratet utsättes för jonimplantation med ett acceptorstörämne, såsom bor, och en dos på omkring 1015 bor- atomer/cmz implanteras i de exponerade epitaxiella och polykris¥ tallina kiselskikten. Däroå borttages fotoresistskiktet och ett nytt fotoresistskíkt pâföres på substratets_yta. Detta nya foto- resistskikt definieras därefter för exponering av de områden som skall dopas till N+-ledning. Substratet placeras i en jonimplan~ teringsanordning och de exponerade delarna av epitaxskikten och de polykristallinajkiselskikten utsättes för jonimplantatíon med ett donatorstörämne, såsom fosfor, som ímplanteras med en dos på 15 atomer/cmz. omkring 2x10 _ Därefter borttages de resterande delarna av fotoresistskik~ tet och epitaxskiktet placeras i en till cirka 900OC upphettad ugn, som tillföres en liten mängd ånga och HCl i och för odling av en oxid med tjockleken 1000 Å. Substratet uttages därefter från ugnen och ett tjockt kíseldioxidskikt (visas ej) avsättes medelst någon lämplig process, såsom termisk sönderdelning av silan, för bildning av ett sammansatt skikt med en tjocklek av 6000 Å.The substrate is then covered with a photoresist layer which is defined by the use of a photomask and which is then developed to expose areas where embedded contacts are to be made. The shape of the recessed contacts 35, 35, 70 and 74 is chosen so that safe contact is guaranteed between the doped polycrystalline silicon and the underlying epitaxial areas. The oxide 65 exposed through the developed photoresist is removed by etching in a solution such as buffered hydrofluoric acid. The remaining photoresist is removed and a polycrystalline silicon layer is deposited over the substrate by any suitable method, such as pyrocytic acid. lytic decomposition of silane. A photoresist layer is applied to the surface of the polycrystalline silicon layer, and a photomask is used to define the polycrystalline silicon interconnects, which include the embedded contacts and the fields of the field effect transistors. The defined photoresist is developed and the exposed portions of the doped polycrystalline silicon layer are removed by etching in a solution of potassium hydroxide (KOH), ethanol and water. The photoresist layer is removed and a new photoresist layer is applied. The new photoresist layer is defined by the use of a photomask so that areas located both in the nolycrystalline silicon layer and in the epitaxial silicon layer are exposed for ion implantation. The substrate is subjected to ion implantation with an acceptor moiety, such as boron, and a dose of about 1015 boron atoms / cm 2 is implanted in the exposed epitaxial and polycrystalline silicon layers. Then the photoresist layer is removed and a new photoresist layer is applied to the surface of the substrate. This new photoresist layer is then defined for exposure of the areas to be doped to the N + line. The substrate is placed in an ion implantation device and the exposed portions of the epitaxial layers and the polycrystalline silicon layers are subjected to ion implantation with a donor element, such as phosphorus, which is implanted at a dose of 15 atoms / cm 2. Then the remaining parts of the photoresist layer are removed and the epitaxial layer is placed in an oven heated to about 90 DEG C., which is fed with a small amount of steam and HCl to grow an oxide having a thickness of 1000 Å. The substrate is then removed from the oven and a thick silica layer (not shown) is deposited by any suitable process, such as thermal decomposition of the silane, to form a composite layer having a thickness of 6000 Å.

Därefter upptages kontaktöppningar i detta tjocka oxidskikt.Then contact openings are taken up in this thick oxide layer.

Detta fullgöres medelst konventionella fotolitografiska metoder, som innefattar avsättning av ett_fotoresístskikt och definieríngi av detta medelst en fotomask samt efterföljande etsning i buffrad fluorvätesyra såsom beskrivits ovan.This is accomplished by conventional photolithographic methods, which include depositing a photoresist layer and defining it by means of a photomask and subsequent etching in buffered hydrofluoric acid as described above.

Aßftcr bildandet av kontnktöppninnurnu avsüttos ett motnlJ~ skikt, såsom ett uluminíumskikt (visas oj) på oxídskiktets yta.After the formation of the contact opening, a counter-layer, such as an aluminum layer (shown), is deposited on the surface of the oxide layer.

Medelst användning av fotolitografiska standardförfaranden definie- ras därefter metallskiktet. Slutligen påföres en skyddande oxid (visas ej) över de metalliska innerförbindningarnas hela yta med 10 W 20 25 ~ 4 7 i r i 8001225-5 hjälp av-någon godtycklig metod, såsom termisk sönderdelning av silan, i syfte att över metallförbindningarna åstadkomma en cirka 10 ooo Å :jack Oxie. ^ _ _ _ Slutligen åstadkommes kontaktyteöppníngar i den skyddande oxiden medelst ett fotolitografiskt steg av den ovan beskrivna -typen under användning av buffrad fluorvätesyra för avlägsnande- -av den ovanför.kontaktytorna belägna oxiden, varigenom mínnescel- lens bildande avslutas. , A Ett genom användning av föreliggande uppfinning erhållet ref sultat är att synnerligen kompakta minnesceller kan tillverkas, vid vilka celler användning sker av försänkta kontakter och lo~ dande, av polykristallin kisel bestående inneríörbindningar. Det har visat sig att de dioder, som bildas inuti de'av nolykristal- lin kisel bestående innerförbindningarna och i epitaxskikten, inte har någon skadlig inverkan på mínnescellens funktion.Using standard photolithographic procedures, the metal layer is then defined. Finally, a protective oxide (not shown) is applied over the entire surface of the metallic inner joints by any method, such as thermal decomposition of the silane, in order to provide over the metal joints an approximately 10 000. Oh: Jack Oxie. Finally, contact surface openings in the protective oxide are provided by a photolithographic step of the type described above using buffered hydrofluoric acid to remove the oxide located above the contact surfaces, thereby terminating the formation of the memory cell. A result obtained by using the present invention is that extremely compact memory cells can be manufactured, in which cells use of recessed contacts and soldered, polycrystalline silicon inner connections. It has been found that the diodes formed within the inner connections of the nolycrystalline silicon and in the epitaxial layers have no detrimental effect on the function of the memory cell.

Såsom lätt inses, kan_N~kanaltransistorn 20 ersättas av en P-kanaltransistor om P+~området 34, och inte ~ såsom visas i fig. 2 ~ N+-området 42, sträcker sig uppåt i denna figur¿ Genom att de mellan den dopade polykristallina kiseln och den epitaxiella kiseln bildade dioderna får ingå i minnescellen 10, kan storleken på cellen hållas mycket liten, under det att elíminering av dessa dioder skulle erfordra avsevärt större yta.As will be readily appreciated, the N-channel transistor 20 may be replaced by a P-channel transistor about the P + region 34, and not, as shown in Fig. 2, the N + region 42 extending upwardly in this figure. and the diodes formed by the epitaxial silicon may be included in the memory cell 10, the size of the cell can be kept very small, while elimination of these diodes would require considerably larger area.

Orsaken härtill är att av polykristallin kisel bestående innerför- bindningar genom användning av försänkta kontakter kan definieras med mindre dimensioner än av metall bestående innerförbindningar.The reason for this is that polycrystalline silicon inner connections through the use of recessed contacts can be defined with smaller dimensions than metal inner connections.

Claims (1)

1. aoo122s-s à Patentkrav Integrerad kretsanordning (10) innefattande ett av ett iso- lerande material bestående substrat (11), på vilket en halvledare kan odlas epitaxiellt, och ett på substratet beläget skikt av _ epitaxiellt odlat halvledarmaterial, vilket bildar en minnescell, i-vilken ingår en första och en andra inverterare, vilka vardera innefattar en P-kana1-fälteffekttransistor (12,14) med isolerat styre och en N-kanal-fälteffekttransistor (l6,18) med isolerat styre, varvid emittern (30,31) hos vardera P-kanaltransistorn (12,14) uppvisar organ för respektive emitters anslutning till mat- ningsspänningens positiva potential, och varvid emittern (40,41) hos vardera N-kanaltransistorn (16,18l uppvisar organ för respek- tive emitters anslutning till matníngsspänníngens lägsta potential, k ä n_n e t e c k n a dv av att den innefattar, en transmissionsgrind-fälteffekttransistor (20),-som är ut- formad i nämnda epitaxialskikt med ett första kollektor-emítter- -område (42) svarande mot kollektorn hos en av nämnda fälteffekt- transistorer hos nämnda första inverterare, varvid transmissions- grind-fälteffekttransistorn har ett kanalømråde (56) av motsatt ledningstyp intill nämnda första kollektor-emitter-område (42), ett styre-oxidskikt, som är beläget över nämnda kanalområde, samt en dopad polykristallin styrelektrod (58), som är av motsatt led- ningstyp mot nämnda kanalområde (56), varvid nämnda överförings- grind-fälteffekttransistor (20) har ett andra kollektor-emítter- -område (54) intill nämnda kanalområde (56) och av motsatt led- ningstyp mot detta, varvid en utförbindelse (28) ar ansluten till ' nämnda andra kollektor-emitter-område (54); att en första P-ledan- de, av polykristallin kisel bestående innerförbindning (52) bildar dels en inbäddad kontakt med anoden hos en till den första in- verteraren hörande diod (22), dels styret hos den andra in- verterarens P-kanaltransistor (14); att en första N-ledande, av polykristallin kisel bestående innerförbindning (51) bildar dels en inbäddad kontakt med nämnda diods (22) katod, dels styret hos den andra ínverterarens N-kanaltransistor (18); att en andra (P-ledande, av polykristallin kisel bestående innerförbindning (53) bildar dels en hüfiddad kontakt med kollektorn hos den andra in- verterarens P-kanaltransistor (14), dels styret hos den första inverterarens P-kanaltransistor (12); att en andra N-ledande, av polykristallin kisel bestående innerförbindning (50) bildar dels ge 8001225-5 en försänkt kontakt med kollektorn hos den andra inverterarens N-kanaltransistor (18), dels styret hos den första ínverterarens N-kanaltransistor (16); och atfc den andra P-ledande, av poly- krístallin kisel bestående innerförbindningen (53) bildar en . diod .(24) medden andra N-ledande, av polykrístallin kisel bestående innerfifirbíndningen (50) . 'Aoo122s-s à Claim Integrated circuit device (10) comprising a substrate (11) consisting of an insulating material, on which a semiconductor can be grown epitaxially, and a layer of epitaxially grown semiconductor material located on the substrate, which forms a memory cell , which includes a first and a second inverter, each comprising a P-channel field effect transistor (12,14) with insulated gate and an N-channel field power transistor (16,18) with isolated gate, the emitter (30, 31) of each P-channel transistor (12,14) has means for connecting the respective emitters to the positive potential of the supply voltage, and wherein the emitter (40,41) of each N-channel transistor (16,18l has means for connecting the respective emitters to the lowest potential of the supply voltage, it can be characterized in that it comprises, a transmission gate field effect transistor (20), which is formed in said epitaxial layer with a first collector-emitter region (42) corresponding to the collector of one of said field power transistors of said first inverter, the transmission gate field power transistor having a channel line region (56) of opposite line type adjacent to said first collector-emitter region (42), a control oxide layer located above said channel region, and a doped polycrystalline gate electrode (58), which is of opposite lead type to said channel region (56), said transfer gate field effect transistor (20) having a second collector-emitter region (54) adjacent to said channel region. channel region (56) and of the opposite line type thereto, an output connection (28) being connected to said second collector-emitter region (54); that a first P-conducting, polycrystalline silicon inner connection (52) forms an embedded contact with the anode of a diode (22) belonging to the first inverter and the control of the P-channel transistor of the second inverter ( 14); that a first N-conducting, polycrystalline silicon inner connection (51) forms an embedded contact with said cathode of said diode (22) and the control of the second inverter N-channel transistor (18); that a second (P-conducting, polycrystalline silicon inner connection (53) forms a maintained contact with the collector of the second inverter P-channel transistor (14) and the control of the first inverter P-channel transistor (12); a second N-conducting, polycrystalline silicon inner connection (50) forms a recessed contact with the collector of the second inverter N-channel transistor (18) and the control of the first inverter N-channel transistor (16); atfc the second P-conducting, polycrystalline silicon inner connection (53) forms a diode (24) with the second N-conducting, polycrystalline silicon inner connection (50).
SE8001225A 1979-02-26 1980-02-15 INTEGRATED CIRCUIT CONTAINING INCLUDING A MEMORY CELL WITH A FIRST AND ANOTHER INVERTER SE444484B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US1520379A 1979-02-26 1979-02-26

Publications (2)

Publication Number Publication Date
SE8001225L SE8001225L (en) 1980-08-27
SE444484B true SE444484B (en) 1986-04-14

Family

ID=21770084

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8001225A SE444484B (en) 1979-02-26 1980-02-15 INTEGRATED CIRCUIT CONTAINING INCLUDING A MEMORY CELL WITH A FIRST AND ANOTHER INVERTER

Country Status (5)

Country Link
JP (1) JPS55117266A (en)
DE (1) DE3006442A1 (en)
FR (1) FR2449973A1 (en)
IT (1) IT1141377B (en)
SE (1) SE444484B (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5678157A (en) * 1979-11-29 1981-06-26 Toshiba Corp Semiconductor device
DE3147951A1 (en) * 1981-12-03 1983-06-16 Siemens AG, 1000 Berlin und 8000 München STATIC STORAGE CELL
JPS59130459A (en) * 1983-01-17 1984-07-27 Hitachi Ltd Semiconductor memory integrated circuit device
JPH065714B2 (en) * 1983-07-26 1994-01-19 日本電気株式会社 Semiconductor memory cell
DE3650186T2 (en) * 1985-01-30 1995-05-24 Toshiba Kawasaki Kk Semiconductor device and method for its production.
US4805148A (en) * 1985-11-22 1989-02-14 Diehl Nagle Sherra E High impendance-coupled CMOS SRAM for improved single event immunity
US5239503A (en) * 1992-06-17 1993-08-24 Aptix Corporation High voltage random-access memory cell incorporating level shifter

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1054714A (en) * 1974-10-09 1979-05-15 James A. Luisi High speed memory cell

Also Published As

Publication number Publication date
DE3006442A1 (en) 1980-09-04
FR2449973A1 (en) 1980-09-19
FR2449973B1 (en) 1984-10-19
JPH0117264B2 (en) 1989-03-29
DE3006442C2 (en) 1990-06-07
JPS55117266A (en) 1980-09-09
IT8020130A0 (en) 1980-02-22
IT1141377B (en) 1986-10-01
SE8001225L (en) 1980-08-27

Similar Documents

Publication Publication Date Title
US4740826A (en) Vertical inverter
US4467518A (en) Process for fabrication of stacked, complementary MOS field effect transistor circuits
US4724530A (en) Five transistor CMOS memory cell including diodes
EP0805499B1 (en) High withstand voltage M I S field effect transistor and semiconductor integrated circuit
US4996575A (en) Low leakage silicon-on-insulator CMOS structure and method of making same
US3961355A (en) Semiconductor device having electrically insulating barriers for surface leakage sensitive devices and method of forming
US4555721A (en) Structure of stacked, complementary MOS field effect transistor circuits
WO1983003709A1 (en) Process for forming complementary integrated circuit devices
EP0084500B1 (en) Ion implanted memory cells for high density ram
KR910006672B1 (en) Semiconductor integrated circuit device and its manufacturing method
US4788158A (en) Method of making vertical inverter
SE444484B (en) INTEGRATED CIRCUIT CONTAINING INCLUDING A MEMORY CELL WITH A FIRST AND ANOTHER INVERTER
GB1580471A (en) Semi-conductor integrated circuits
JP2814079B2 (en) Semiconductor integrated circuit and manufacturing method thereof
EP0134504B1 (en) A c-mos device and process for manufacturing the same
JPS59204232A (en) Method of forming ion implanted region
US4819055A (en) Semiconductor device having a PN junction formed on an insulator film
EP0066068B1 (en) Structure and process for fabrication of stacked complementary mos field effect transistor devices
KR930009028B1 (en) Semiconductor integrated circuit and manufacturing method thereof
CN111370402B (en) Electrostatic protection device applied to temperature control system of sintering furnace
GB1593937A (en) I2l integrated circuitry
US6445057B1 (en) Semiconductor device having a trimming circuit for suppressing leakage current
EP0120529B1 (en) Integrated logic circuit
JP2508826B2 (en) Semiconductor device
EP0281032B1 (en) Semiconductor device comprising a field effect transistor

Legal Events

Date Code Title Description
NUG Patent has lapsed

Ref document number: 8001225-5

Effective date: 19910911

Format of ref document f/p: F