RU2787338C1 - Logic converter - Google Patents

Logic converter Download PDF

Info

Publication number
RU2787338C1
RU2787338C1 RU2022107129A RU2022107129A RU2787338C1 RU 2787338 C1 RU2787338 C1 RU 2787338C1 RU 2022107129 A RU2022107129 A RU 2022107129A RU 2022107129 A RU2022107129 A RU 2022107129A RU 2787338 C1 RU2787338 C1 RU 2787338C1
Authority
RU
Russia
Prior art keywords
eleven
elements
input
output
inputs
Prior art date
Application number
RU2022107129A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Application granted granted Critical
Publication of RU2787338C1 publication Critical patent/RU2787338C1/en

Links

Images

Abstract

FIELD: computer technology.
SUBSTANCE: invention relates to computer technology. The logic converter contains seven majority elements (11,…,17) and four EXCLUSIVE OR elements (21,…,24). Due to these elements and the new scheme of their connection, the implementation of any of the simple symmetric Boolean functions,
Figure 00000053
,
Figure 00000054
,
Figure 00000055
,
Figure 00000056
, depending on n arguments - input binary signals, at
Figure 00000057
.
EFFECT: expansion of functionality by providing the implementation of any of the simple symmetric Boolean functions
Figure 00000053
,
Figure 00000054
,
Figure 00000055
,
Figure 00000056
, depending on n arguments: input binary signals, at
Figure 00000057
, is provided.
1 cl, 1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used in the construction of automation equipment, functional units of control systems, etc.

Известны логические преобразователи (см., например, патент РФ 2393527, кл. G06F7/57, 2010 г.), которые могут быть использованы для реализации любой из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000005
.Logic converters are known (see, for example, RF patent 2393527, class G06F7 / 57, 2010), which can be used to implement any of the simple symmetrical Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000005
.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
при
Figure 00000006
.The reason preventing the achievement of the technical result indicated below when using known logical converters includes limited functionality due to the fact that the implementation of any of the functions is not performed
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
at
Figure 00000006
.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2709663, кл. G06F 7/57, 2019 г.), который содержит семь мажоритарных элементов и реализует любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000005
.The closest device for the same purpose to the claimed invention in terms of the totality of features is the logic converter adopted for the prototype (RF patent 2709663, class G06F 7/57, 2019), which contains seven majority elements and implements any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000005
.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
при
Figure 00000006
.The reason preventing the achievement of the technical result indicated below when using the prototype includes limited functionality due to the fact that the implementation of any of the functions is not performed
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
at
Figure 00000006
.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000007
.The technical result of the invention is the expansion of functionality by providing the implementation of any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000007
.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов, выходы пятого, шестого, третий вход и выход седьмого мажоритарных элементов соединены соответственно с вторыми входами шестого, седьмого, выходом четвертого мажоритарных элементов и выходом логического преобразователя, особенность заключается в том, что в него дополнительно введены четыре элемента исключающее ИЛИ, i-й (

Figure 00000008
) вход j-го (
Figure 00000009
) элемента исключающее ИЛИ и третий вход шестого мажоритарного элемента соединены соответственно с i-ым входом j-го мажоритарного элемента и выходом четвертого элемента исключающее ИЛИ, выход i-го и i-й вход четвертого элементов исключающее ИЛИ соединены соответственно с i-ым входом пятого и выходом i-го мажоритарных элементов, а первый, второй, третий входы i-го элемента исключающее ИЛИ соединены соответственно с (
Figure 00000010
)-ым, (
Figure 00000011
)-ым, (
Figure 00000012
)-ым информационными входами логического преобразователя, первый, второй настроечные входы которого соединены соответственно с первыми входами шестого, седьмого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logic converter containing seven majority elements, the outputs of the fifth, sixth, third input and output of the seventh majority elements are connected respectively to the second inputs of the sixth, seventh, the output of the fourth majority elements and the output of the logic converter, feature lies in the fact that it additionally introduced four elements exclusive OR, i -th (
Figure 00000008
) input j -th (
Figure 00000009
) of the XOR element and the third input of the sixth majority element are connected respectively to the i -th input of the j -th majority element and the output of the fourth XOR element, the output of the i -th and i -th input of the fourth XOR elements are connected respectively to the i -th input of the fifth and the output of the i -th majority elements, and the first, second, third inputs of the i -th element are XORed respectively with (
Figure 00000010
)th, (
Figure 00000011
)th, (
Figure 00000012
)-th information inputs of the logical converter, the first, second tuning inputs of which are connected respectively to the first inputs of the sixth, seventh majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logic converter.

Логический преобразователь содержит мажоритарные элементы 11,…,17 и элементы исключающее ИЛИ 21,…,24, причем i-й (

Figure 00000008
) вход элемента 2 j (
Figure 00000009
) и второй, третий входы элемента 16, второй, третий входы элемента 17 соединены соответственно с i-ым входом элемента 1 j и выходами элементов 15, 24, 16, 14, выход элемента 2 i и i-й вход элемента 24 соединены соответственно с i-ым входом элемента 15 и выходом элемента 1 i , а первый, второй, третий входы элемента 2 i и выход элемента 17 соединены соответственно с (
Figure 00000010
)-ым, (
Figure 00000011
)-ым, (
Figure 00000012
)-ым информационными входами и выходом логического преобразователя, первый, второй настроечные входы которого соединены соответственно с первыми входами элементов 16, 17.The logical converter contains majority elements 1 1 ,…,1 7 and XOR elements 2 1 ,…,2 4 , and the i -th (
Figure 00000008
) element input 2 j (
Figure 00000009
) and the second, third inputs of element 1 6 , the second, third inputs of element 1 7 are connected respectively to the i -th input of element 1 j and the outputs of elements 1 5 , 2 4 , 1 6 , 1 4 , the output of element 2 i and i -th the input of element 2 4 is connected respectively to the i -th input of element 1 5 and the output of element 1 i , and the first, second, third inputs of element 2 i and the output of element 1 7 are connected respectively to (
Figure 00000010
)th, (
Figure 00000011
)th, (
Figure 00000012
)-th information inputs and output of the logic converter, the first, second tuning inputs of which are connected respectively to the first inputs of the elements 1 6 , 1 7 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый,…,девятый информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы

Figure 00000013
и сигналы
Figure 00000014
константной настройки. В представленных ниже табл. 1 и табл. 2 приведены соответственно значения внутренних сигналов
Figure 00000015
(
Figure 00000008
),
Figure 00000016
предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов
Figure 00000017
, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов
Figure 00000018
при 1)
Figure 00000019
; 2)
Figure 00000020
,
Figure 00000021
; 3)
Figure 00000022
,
Figure 00000023
; 4)
Figure 00000024
.The work of the proposed logical converter is carried out as follows. Its first, ..., ninth informational and first, second tuning inputs are respectively supplied with binary signals
Figure 00000013
and signals
Figure 00000014
constant setting. In the tables below. 1 and table. 2 shows respectively the values of the internal signals
Figure 00000015
(
Figure 00000008
),
Figure 00000016
of the proposed logical converter obtained for all possible sets of signal values
Figure 00000017
, and the values of its output signal Z , obtained for all possible sets of signal values
Figure 00000018
at 1)
Figure 00000019
; 2)
Figure 00000020
,
Figure 00000021
; 3)
Figure 00000022
,
Figure 00000023
; four)
Figure 00000024
.

Таблица 1Table 1

Figure 00000025
Figure 00000025
Figure 00000026
Figure 00000026
Figure 00000027
Figure 00000027
Figure 00000026
Figure 00000026
 000000 0000 100one hundred 0101 001001 0101 101101 1010 010010 0101 110110 1010 011011 1010 111111 11eleven

Таблица 2table 2

Figure 00000028
Figure 00000028
Figure 00000029
Figure 00000029
Figure 00000030
Figure 00000030
 1)1) 2)2) 3)3) 4)four)
Figure 00000031
Figure 00000031
Figure 00000032
Figure 00000032
Figure 00000030
Figure 00000030
 1)1) 2)2) 3)3) 4)four) ZZ ZZ ZZ ZZ ZZ ZZ ZZ ZZ 0000 0000 0000 00 00 00 00 1010 0000 0000 11 00 00 00 0000 0000 0101 00 00 00 00 1010 0000 0101 11 00 00 00 0000 0000 1010 11 00 00 00 1010 0000 1010 11 11 00 00 0000 0000 11eleven 11 00 00 00 1010 0000 11eleven 11 11 00 00 0000 0101 0000 00 00 00 00 1010 0101 0000 11 00 00 00 0000 0101 0101 11 00 00 00 1010 0101 0101 11 11 00 00 0000 0101 1010 11 00 00 00 1010 0101 1010 11 11 00 00 0000 0101 11eleven 11 11 00 00 1010 0101 11eleven 11 11 11 00 0000 1010 0000 11 00 00 00 1010 1010 0000 11 11 00 00 0000 1010 0101 11 00 00 00 1010 1010 0101 11 11 00 00 0000 1010 1010 11 11 00 00 1010 1010 1010 11 11 11 00 0000 1010 11eleven 11 11 00 00 1010 1010 11eleven 11 11 11 00 0000 11eleven 0000 11 00 00 00 1010 11eleven 0000 11 11 00 00 0000 11eleven 0101 11 11 00 00 1010 11eleven 0101 11 11 11 00 0000 11eleven 1010 11 11 00 00 1010 11eleven 1010 11 11 11 00 0000 11eleven 11eleven 11 11 11 00 1010 11eleven 11eleven 11 11 11 11 0101 0000 0000 00 00 00 00 11eleven 0000 0000 11 00 00 00 0101 0000 0101 11 00 00 00 11eleven 0000 0101 11 11 00 00 0101 0000 1010 11 00 00 00 11eleven 0000 1010 11 11 00 00 0101 0000 11eleven 11 11 00 00 11eleven 0000 11eleven 11 11 11 00 0101 0101 0000 11 00 00 00 11eleven 0101 0000 11 11 00 00 0101 0101 0101 11 00 00 00 11eleven 0101 0101 11 11 00 00 0101 0101 1010 11 11 00 00 11eleven 0101 1010 11 11 11 00 0101 0101 11eleven 11 11 00 00 11eleven 0101 11eleven 11 11 11 00 0101 1010 0000 11 00 00 00 11eleven 1010 0000 11 11 00 00 0101 1010 0101 11 11 00 00 11eleven 1010 0101 11 11 11 00 0101 1010 1010 11 11 00 00 11eleven 1010 1010 11 11 11 00 0101 1010 11eleven 11 11 11 00 11eleven 1010 11eleven 11 11 11 11 0101 11eleven 0000 11 11 00 00 11eleven 11eleven 0000 11 11 11 00 0101 11eleven 0101 11 11 00 00 11eleven 11eleven 0101 11 11 11 00 0101 11eleven 1010 11 11 11 00 11eleven 11eleven 1010 11 11 11 11 0101 11eleven 11eleven 11 11 11 00 11eleven 11eleven 11eleven 11 11 11 11

Если

Figure 00000019
либо
Figure 00000020
,
Figure 00000021
либо
Figure 00000022
,
Figure 00000023
либо
Figure 00000024
, то согласно табл. 1, табл. 2 имеем If
Figure 00000019
or
Figure 00000020
,
Figure 00000021
or
Figure 00000022
,
Figure 00000023
or
Figure 00000024
, then according to Table. 1, tab. 2 we have

Figure 00000033
либо
Figure 00000034
либо
Figure 00000033
or
Figure 00000034
or

Figure 00000035
либо
Figure 00000036
,
Figure 00000035
or
Figure 00000036
,

где

Figure 00000037
есть простые симметричные булевы функции девяти аргументов
Figure 00000038
(см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where
Figure 00000037
there are simple symmetric Boolean functions of nine arguments
Figure 00000038
(See p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000039
.The above information allows us to conclude that the proposed logical converter has wider functionality compared to the prototype, since it implements any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000039
.

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий семь мажоритарных элементов, причем выходы пятого, шестого, третий вход и выход седьмого мажоритарных элементов соединены соответственно с вторыми входами шестого, седьмого, выходом четвертого мажоритарных элементов и выходом логического преобразователя, отличающийся тем, что в него дополнительно введены четыре элемента исключающее ИЛИ, i-й (
Figure 00000040
) вход j-го (
Figure 00000041
) элемента исключающее ИЛИ и третий вход шестого мажоритарного элемента соединены соответственно с i-м входом j-го мажоритарного элемента и выходом четвертого элемента исключающее ИЛИ, выход i-го и i-й вход четвертого элементов исключающее ИЛИ соединены соответственно с i-м входом пятого и выходом i-го мажоритарных элементов, а первый, второй, третий входы i-го элемента исключающее ИЛИ соединены соответственно с (
Figure 00000042
)-м, (
Figure 00000043
)-м, (
Figure 00000044
)-м информационными входами логического преобразователя, первый, второй настроечные входы которого соединены соответственно с первыми входами шестого, седьмого мажоритарных элементов.A logic converter designed to implement simple symmetrical Boolean functions, containing seven majority elements, and the outputs of the fifth, sixth, third input and output of the seventh majority elements are connected respectively to the second inputs of the sixth, seventh, the output of the fourth majority elements and the output of the logic converter, characterized in that that it additionally introduced four elements exclusive OR, i -th (
Figure 00000040
) input j -th (
Figure 00000041
) of the XOR element and the third input of the sixth majority element are connected respectively to the i -th input of the j -th majority element and the output of the fourth XOR element, the output of the i -th and i -th input of the fourth XOR elements are connected respectively to the i -th input of the fifth and the output of the i -th majority elements, and the first, second, third inputs of the i -th element are XORed respectively with (
Figure 00000042
)-m, (
Figure 00000043
)-m, (
Figure 00000044
)-th information inputs of the logical converter, the first, second tuning inputs of which are connected respectively to the first inputs of the sixth, seventh majority elements.
RU2022107129A 2022-03-18 Logic converter RU2787338C1 (en)

Publications (1)

Publication Number Publication Date
RU2787338C1 true RU2787338C1 (en) 2023-01-09

Family

ID=

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080021942A1 (en) * 2006-07-20 2008-01-24 On Demand Microelectronics Arrangements for evaluating boolean functions
RU2703675C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2710871C1 (en) * 2019-03-11 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2758185C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080021942A1 (en) * 2006-07-20 2008-01-24 On Demand Microelectronics Arrangements for evaluating boolean functions
RU2703675C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2710871C1 (en) * 2019-03-11 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2758185C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Similar Documents

Publication Publication Date Title
RU2294007C1 (en) Logical transformer
RU2287897C1 (en) Majority module
RU2701461C1 (en) Majority module
RU2580799C1 (en) Logic transducer
RU2787338C1 (en) Logic converter
RU2704735C1 (en) Threshold module
RU2701464C1 (en) Logic converter
RU2697727C2 (en) Majority module
RU2789749C1 (en) Logic converter
RU2789729C1 (en) Logic converter
RU2789730C1 (en) Logic module
RU2324971C1 (en) Binary data comparator
RU2812687C1 (en) Logical module
RU2812688C1 (en) Threshold module
RU2803625C1 (en) Logic converter
RU2776920C1 (en) Logic module
RU2700557C1 (en) Logic converter
RU2762547C1 (en) Threshold module
RU2809482C1 (en) Logical module
RU2768627C1 (en) Logic converter
RU2812683C1 (en) Majority module
RU2809213C1 (en) Majority module
RU2812760C1 (en) Threshold module
RU2812272C1 (en) Threshold module
RU2809209C1 (en) Logical module