RU2803625C1 - Logic converter - Google Patents

Abstract

FIELD: computer systems.

SUBSTANCE: logic converter is designed to implement any of the simple symmetrical Boolean functions τ₁, τ₂, τ₆, τ₇, depending on seven arguments - input binary signals, and can be used in digital computer systems as a means of converting codes. The logic converter contains eight majority elements (1₁,…, 1₈) and two EXCLUSIVE OR elements (2₁, 2₂).

EFFECT: simplification of the logic converter circuit is achieved by reducing its Quine price while maintaining the functionality of the prototype.

1 cl, 1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation equipment, functional units of control systems, etc.

Известны логические преобразователи (см., например, патент РФ 2689815, кл. G06F7/57, 2019 г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов.There are known logical converters (see, for example, RF patent 2689815, class G06F7/57, 2019) that contain majority elements and, using constant tuning, implement any of the simple symmetric Boolean functions , depending on seven arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относится схемная сложность, обусловленная тем, что цена по Квайну схемы, в частности, упомянутого аналога равна 36.The reason that prevents the achievement of the technical result indicated below when using known logic converters is the circuit complexity due to the fact that the Quine price of the circuit, in particular, the mentioned analogue, is 36.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2762620, кл. G06F7/57, 2021 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов.The closest device of the same purpose to the claimed invention in terms of the set of features is a logic converter adopted as a prototype (RF patent 2762620, class G06F7/57, 2021), which contains majority elements and, using a constant setting, implements any of the simple symmetric Boolean functions , depending on seven arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 33.The reason that prevents the achievement of the technical result indicated below when using the prototype is the circuit complexity, due to the fact that the Quine price of the prototype circuit is 33.

Техническим результатом изобретения является упрощение схемы логического преобразователя за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа.The technical result of the invention is to simplify the logic converter circuit by reducing its Quine price while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, выходы третьего, четвертого, третий вход восьмого и первые входы третьего, шестого мажоритарных элементов соединены соответственно с вторыми входами четвертого, пятого, выходом второго мажоритарных элементов и первым, вторым настроечными входами логического преобразователя, особенность заключается в том, что в него дополнительно введены два элемента исключающее ИЛИ, третьи входы четвертого, пятого мажоритарных элементов, i-й () вход и выход j-го () элемента исключающее ИЛИ соединены соответственно с выходами восьмого, седьмого, i-ым входом j-го и вторым входом ()-го мажоритарных элементов, третьи входы третьего, шестого и вторые входы седьмого, восьмого мажоритарных элементов соединены соответственно с выходами второго, первого элементов исключающее ИЛИ и выходами шестого, первого мажоритарных элементов, а первый, второй, третий входы j-го элемента исключающее ИЛИ, третий вход седьмого и выход пятого мажоритарных элементов соединены соответственно с ()-ым, ()-ым, ()-ым, седьмым информационными входами и выходом логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первыми входами четвертого, пятого, восьмого и первым входом седьмого мажоритарных элементов.The specified technical result when implementing the invention is achieved by the fact that in a logic converter containing eight majority elements, the outputs of the third, fourth, third input of the eighth and the first inputs of the third, sixth majority elements are connected, respectively, to the second inputs of the fourth, fifth, the output of the second majority elements and the first , the second tuning inputs of the logical converter, the peculiarity is that two exclusive OR elements are additionally introduced into it, the third inputs of the fourth, fifth majority elements, i -th ( ) input and output of the j -th ( ) of the exclusive OR element are connected respectively to the outputs of the eighth, seventh, i -th input of the j -th and second input ( )-th majority elements, the third inputs of the third, sixth and second inputs of the seventh, eighth majority elements are connected, respectively, to the outputs of the second, first exclusive OR elements and the outputs of the sixth, first majority elements, and the first, second, third inputs of the j -th element are exclusive OR , the third input of the seventh and output of the fifth majority elements are connected respectively to ( )th, ( )th, ( )-th, seventh information inputs and the output of the logic converter, the second and first tuning inputs of which are connected, respectively, to the first inputs of the fourth, fifth, eighth and the first input of the seventh majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logic converter.

Логический преобразователь содержит мажоритарные элементы 1₁,…,1₈ и элементы исключающее ИЛИ 2₁, 2₂, причем выходы элементов 1₁, 2₁, 2₂, 1₃, 1₄, 1₆ и третьи входы элементов 1₃, 1₄, 1₅, 1₆, 1₈ соединены соответственно с вторыми входами элементов 1₈, 1₃, 1₆, 1₄, 1₅, 1₇ и выходами элементов 2₂, 1₈, 1₇, 2₁, 1₂, i-й () вход элемента 1 _j () соединен с i-ым входом элемента 2 _j , а первый, второй, третий входы элемента 2 _j , третий вход элемента 1₇ и выход элемента 1₅ являются соответственно ()-ым, ()-ым, ()-ым, седьмым информационными входами и выходом логического преобразователя, первый и второй настроечные входы которого соединены соответственно с первыми входами элементов 1₃, 1₇ и первыми входами элементов 1₄, 1₅, 1₆, 1₈.The logic converter contains majority elements 1 ₁ ,…, 1 ₈ and exclusive OR elements 2 ₁ , 2 ₂ , and the outputs of elements 1 ₁ , 2 ₁ , 2 ₂ , 1 ₃ , 1 ₄ , 1 ₆ and the third inputs of elements 1 ₃ , 1 ₄ , 1 ₅ , 1 ₆ , 1 ₈ are connected respectively to the second inputs of elements 1 ₈ , 1 ₃ , 1 ₆ , 1 4, 1 ₅ , 1 ₇ and the outputs of elements 2 ₂ , 1 ₈ , _{1 7 ,} 2 ₁ , 1 ₂ , i -th ( ) input element 1 _j ( ) is connected to the i -th input of element 2 _j , and the first, second, third inputs of element 2 _j , the third input of element 1 ₇ and the output of element 1 ₅ are respectively ( )th, ( )th, ( )-th, seventh information inputs and output of the logical converter, the first and second adjustment inputs of which are connected, respectively, to the first inputs of elements 1 ₃ , 1 ₇ and the first inputs of elements 1 ₄ , 1 ₅ , 1 ₆ , 1 ₈ .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы константной настройки. На его первый,…,седьмой информационные входы подаются соответственно двоичные сигналы . В представленной ниже табл.1 приведены значения внутренних сигналов (), предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов . Далее в табл.2 приведены значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов при 1) ; 2) , ; 3) , ; 4) .The operation of the proposed logic converter is carried out as follows. At its first and second tuning inputs, the necessary signals are fixed accordingly constant settings. Binary signals are supplied to its first,..., seventh information inputs, respectively . Table 1 below shows the values of internal signals ( ), of the proposed logic converter, obtained for all possible sets of signal values . Table 2 below shows the values of its output signal Z obtained for all possible sets of signal values at 1) ; 2) , ; 3) , ; 4) .

Таблица 1Table 1 000000 0000 100100 0101 001001 0101 101101 1010 010010 0101 110110 1010 011011 1010 111111 11eleven

Таблица 2table 2 1)1) 2)2) 3)3) 4)4) 1)1) 2)2) 3)3) 4)4) ZZ ZZ ZZ ZZ ZZ ZZ ZZ ZZ 00 0000 0000 00 00 00 00 11 0000 0000 11 00 00 00 00 0000 0101 11 00 00 00 11 0000 0101 11 11 00 00 00 0000 1010 11 11 00 00 11 0000 1010 11 11 00 00 00 0000 11eleven 11 11 00 00 11 0000 11eleven 11 11 00 00 00 0101 0000 11 00 00 00 11 0101 0000 11 11 00 00 00 0101 0101 11 11 00 00 11 0101 0101 11 11 00 00 00 0101 1010 11 11 00 00 11 0101 1010 11 11 00 00 00 0101 11eleven 11 11 00 00 11 0101 11eleven 11 11 00 00 00 1010 0000 11 11 00 00 11 1010 0000 11 11 00 00 00 1010 0101 11 11 00 00 11 1010 0101 11 11 00 00 00 1010 1010 11 11 00 00 11 1010 1010 11 11 00 00 00 1010 11eleven 11 11 00 00 11 1010 11eleven 11 11 11 00 00 11eleven 0000 11 11 00 00 11 11eleven 0000 11 11 00 00 00 11eleven 0101 11 11 00 00 11 11eleven 0101 11 11 00 00 00 11eleven 1010 11 11 00 00 11 11eleven 1010 11 11 11 00 00 11eleven 11eleven 11 11 11 00 11 11eleven 11eleven 11 11 11 11

Если либо , либо , либо , то согласно табл. 1, табл. 2 соответственно имеемIf or , or , or , then according to table. 1, table. 2 accordingly we have

либо либо or or

либо , or ,

где есть простые симметричные булевы функции семи аргументов (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).Where there are simple symmetric Boolean functions of seven arguments (see p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M.: Energia, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов, при этом схема предлагаемого логического преобразователя проще чем у прототипа, поскольку ее цена по Квайну равна 30.The above information allows us to conclude that the proposed logic converter, using a constant setting, implements any of the simple symmetric Boolean functions , depending on seven arguments - input binary signals, while the circuit of the proposed logic converter is simpler than that of the prototype, since its price according to Quine is 30.

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, причем выходы третьего, четвертого, третий вход восьмого и первые входы третьего, шестого мажоритарных элементов соединены соответственно с вторыми входами четвертого, пятого, выходом второго мажоритарных элементов и первым, вторым настроечными входами логического преобразователя, отличающийся тем, что в него дополнительно введены два элемента исключающее ИЛИ, третьи входы четвертого, пятого мажоритарных элементов, i-й ( $$i=\overline{\mathrm{1,3}}$$ ) вход и выход j-го ( $$j=\overline{\mathrm{1,2}}$$ ) элемента исключающее ИЛИ соединены соответственно с выходами восьмого, седьмого, i-м входом j-го и вторым входом ( $$3\times j$$ )-го мажоритарных элементов, третьи входы третьего, шестого и вторые входы седьмого, восьмого мажоритарных элементов соединены соответственно с выходами второго, первого элементов исключающее ИЛИ и выходами шестого, первого мажоритарных элементов, а первый, второй, третий входы j-го элемента исключающее ИЛИ, третий вход седьмого и выход пятого мажоритарных элементов соединены соответственно с ( $$3\times j-2$$ )-м, ( $$3\times j-1$$ )-м, ( $$3\times j$$ )-м, седьмым информационными входами и выходом логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первыми входами четвертого, пятого, восьмого и первым входом седьмого мажоритарных элементов.A logic converter designed to implement simple symmetric Boolean functions, containing eight majority elements, wherein the outputs of the third, fourth, third input of the eighth and first inputs of the third, sixth majority elements are connected, respectively, to the second inputs of the fourth, fifth, the output of the second majority elements and the first, second tuning inputs of the logical converter, characterized in that it additionally contains two exclusive OR elements, the third inputs of the fourth and fifth majority elements, the i -th ( $$i=\overline{1.3}$$ ) input and output of the j -th ( $$j=\overline{1.2}$$ ) of the exclusive OR element are connected respectively to the outputs of the eighth, seventh, i -th input of the j -th and second input ( $$3\times j$$ )-th majority elements, the third inputs of the third, sixth and second inputs of the seventh, eighth majority elements are connected, respectively, to the outputs of the second, first exclusive OR elements and the outputs of the sixth, first majority elements, and the first, second, third inputs of the j -th element are exclusive OR , the third input of the seventh and output of the fifth majority elements are connected respectively to ( $$3\times j-2$$ )-m, ( $$3\times j-1$$ )-m, ( $$3\times j$$ )-th, seventh information inputs and the output of the logical converter, the second and first tuning inputs of which are connected, respectively, to the first inputs of the fourth, fifth, eighth and the first input of the seventh majority elements.