RU2700557C1 - Logic converter - Google Patents

Abstract

FIELD: computer equipment.

SUBSTANCE: invention relates to the computer equipment. Logic converter includes ten majority elements, which have three inputs, wherein first inputs of the fourth and ninth majority elements are connected to the first and second adjustment inputs of the logic converter, respectively, outputs of the i-th and j-th majority elements are connected to the second inputs of the (i+1)-th and (j+1)-th majority elements respectively, the outputs of the seventh, eighth and ninth majority elements are connected to the third inputs of the fourth, third and seventh majority elements, and the outputs of the tenth, fourth and first inputs of the eighth majority elements are respectively connected to the first input of the third majority element, the output and the first setting input of the logic converter, third and fourth tuning inputs of which are connected to first, first, second, seventh majority elements first inputs and fifth and sixth majority elements first inputs, respectively.

EFFECT: broader functional capabilities owing to implementation of any simple symmetric Boolean functions τ_½×n-1, τ_½×n, τ_½×n+1, τ_½×n+2, depending on n arguments – input binary signals, at n=6.

1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические преобразователи (патент РФ 2281545, кл. G06F 7/57, 2006 г.; патент РФ 2417404, кл. G06F 7/57, 2011 г.), которые реализуют любую из простых симметричных булевых функций τ_0,5×n-1, τ_0,5×n, τ_0,5×n+1, τ_0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=4.Logical converters are known (RF patent 2281545, CL G06F 7/57, 2006; RF patent 2417404, CL G06F 7/57, 2011) that implement any of the simple symmetric Boolean functions τ _{0.5 × n- 1} , τ _{0.5 × n} , τ _{0.5 × n + 1} , τ _{0.5 × n + 2} , depending on n arguments - input binary signals, for n = 4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ_0,5×n-1, τ_0,5×n, τ_0,5×n+1, τ_0,5×n+2 при n=6.The reason that impedes the achievement of the technical result indicated below when using known logic converters is limited functionality, due to the fact that the implementation of any of the functions τ _{0.5 × n-1} , τ _{0.5 × n} , τ _{0.5 is} not provided _{× n + 1} , τ _{0.5 × n + 2} for n = 6.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2248034, кл. G06F 7/38, 2005 г.), который содержит десять мажоритарных элементов и реализует любую из простых симметричных булевых функций τ_0,5×n-1, τ_0,5×n, τ_0,5×n+1, τ_0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=4.The closest device of the same purpose to the claimed invention in terms of features is the logic converter adopted for the prototype (RF patent 2248034, class G06F 7/38, 2005), which contains ten major elements and implements any of the simple symmetric Boolean functions τ _{0 , 5 × n-1} , τ _{0.5 × n} , τ _{0.5 × n + 1} , τ _{0.5 × n + 2} , depending on n arguments - input binary signals, for n = 4.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ_0,5×n-1, τ_0,5×n, τ_0,5×n+1, τ_0,5×n+2, при n=6.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality due to the fact that the implementation of any of the functions τ _{0.5 × n-1} , τ _{0.5 × n} , τ _{0.5 × n is} not provided ₊₁ , τ _{0.5 × n + 2} , for n = 6.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ_0,5×n-1, τ_0,5×n, τ_0,5×n+1, τ_0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6.The technical result of the invention is the expansion of functionality by ensuring the implementation of any of the simple symmetric Boolean functions τ _{0.5 × n-1} , τ _{0.5 × n} , τ _{0.5 × n + 1} , τ _{0.5 × n + 2} depending on n arguments - input binary signals, for n = 6.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем десять мажоритарных элементов, которые имеют по три входа, первые входы четвертого и девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, особенность заключается в том, что выходы i-го

и j-го

мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+1)-го мажоритарных элементов, выходы седьмого, восьмого и девятого мажоритарных элементов подключены соответственно к третьим входам четвертого, третьего и седьмого мажоритарных элементов, а выходы десятого, четвертого и первый вход восьмого мажоритарных элементов соединены соответственно с первым входом третьего мажоритарного элемента, выходом и первым настроечным входом логического преобразователя, третий и четвертый настроечные входы которого подключены соответственно к первым входам первого, второго, седьмого мажоритарных элементов и первым входам пятого, шестого мажоритарных элементов.The specified technical result during the implementation of the invention is achieved by the fact that in a logical converter containing ten majority elements that have three inputs, the first inputs of the fourth and ninth majority elements are connected respectively to the first and second tuning inputs of the logical converter, the feature is that the outputs i-th

and j

majority elements are connected respectively to the second inputs of the (i + 1) -th and (j + 1) -th majority elements, the outputs of the seventh, eighth and ninth majority elements are connected respectively to the third inputs of the fourth, third and seventh major elements, and the outputs of the tenth, the fourth and first input of the eighth majority element are connected respectively to the first input of the third majority element, the output and the first tuning input of the logical Converter, the third and fourth tuning inputs of which are connected respectively, to the first inputs of the first, second, seventh majority elements and the first inputs of the fifth, sixth majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logical Converter.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₁₀, которые имеют по три входа, причем выходы элементов 1_i

и 1_j

соединены соответственно с вторыми входами элементов 1_i+1 и 1_j+1 выходы элементов 1₇, 1₈ и 1₉ подключены соответственно к третьим входам элементов 1₄, 1₃ и 1₇, а выходы элементов 1₁₀, 1₄ первые входы элементов 1₉, 1_j соединены соответственно с первым входом элемента 1₃, выходом и вторым, четвертым настроечными входами логического преобразователя, первый и третий настроечные входы которого подключены соответственно к первым входам элементов 1₄,1₈ и первым входам элементов 1₁, 1₂, 1₇.The logical converter contains the majority elements 1 ₁ , ..., 1 ₁₀ , which have three inputs, and the outputs of the elements 1 _i

and 1 _j

connected respectively to the second inputs of the elements 1 _{i + 1} and 1 _{j + 1} outputs of the elements 1 ₇ , 1 ₈ and 1 _{9 are} connected respectively to the third inputs of the elements 1 ₄ , 1 ₃ and 1 ₇ , and the outputs of the elements 1 ₁₀ , 1 _{4 the} first inputs elements 1 ₉ , 1 _{j are} connected respectively to the first input of element 1 ₃ , the output and the second, fourth tuning inputs of the logic converter, the first and third tuning inputs of which are connected respectively to the first inputs of elements 1 ₄ , 1 ₈ and the first inputs of elements 1 ₁ , 1 ₂ , 1 ₇ .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый настроечные входы подаются соответственно необходимые двоичные сигналы ƒ₁, …, ƒ₄∈{0,1} . На вторые входы элементов 1₁, 1₅, первый вход элемента 1₁₀; третьи входы элементов 1₁, 1₅, второй вход элемента 1₁₀; третьи входы элементов 1₂, 1₆, 1₁₀; вторые и третьи входы элементов 1₈, 1₉ подаются соответственно двоичные сигналы х₁; х₂; х₃; х₄ и х₅ (x₁, …, x₅∈{0,1} ). На выходе элемента 1_k

имеем

, где

и

, есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₄ определяется выражениемThe work of the proposed logical Converter is as follows. The necessary binary signals ƒ ₁ , ..., ƒ ₄ ∈ {0,1} are supplied to its first, ..., fourth tuning inputs, respectively. To the second inputs of the elements 1 ₁ , 1 ₅ , the first input of the element 1 ₁₀ ; the third inputs of the elements 1 ₁ , 1 ₅ , the second input of the element 1 ₁₀ ; the third inputs of the elements 1 ₂ , 1 ₆ , 1 ₁₀ ; the second and third inputs of the elements 1 ₈ , 1 ₉ are supplied, respectively, binary signals x ₁ ; x ₂ ; x ₃ ; x ₄ and x ₅ (x ₁ , ..., x ₅ ∈ {0,1}). At the output of element 1 _k

we have

where

and

, respectively, there are signals at its first, second, third inputs and symbols of operations OR, I. Therefore, the signal at the output of element 1 ₄ is determined by the expression

в которомwherein

;

;

;

;

;

;

.

.

Таким образом, на выходе предлагаемого логического преобразователя получимThus, at the output of the proposed logical Converter we get

,

,

где τ₂, τ₃, τ₄, τ₅ есть простые симметричные булевы функции шести аргументов х₁, …, х₆ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where τ ₂ , τ ₃ , τ ₄ , τ ₅ are simple symmetric Boolean functions of six arguments x ₁ , ..., x ₆ (see page 126 in the book Pospelov DA Logical methods of analysis and synthesis of circuits. M .: Energy , 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ_0,5×n-1, τ_0,5×n, τ_0,5×n+1, τ_0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6.The above information allows us to conclude that the proposed logic converter has wider functionality compared to the prototype, since it implements any of the simple symmetric Boolean functions τ _{0.5 × n-1} , τ _{0.5 × n} , τ _{0.5 × n + 1} , τ _{0.5 × n + 2} , depending on n arguments - input binary signals, for n = 6.

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий десять мажоритарных элементов, которые имеют по три входа, причем первые входы четвертого и девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, отличающийся тем, что выходы i-го

и j-го

мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+1)-го мажоритарных элементов, выходы седьмого, восьмого и девятого мажоритарных элементов подключены соответственно к третьим входам четвертого, третьего и седьмого мажоритарных элементов, а выходы десятого, четвертого и первый вход восьмого мажоритарных элементов соединены соответственно с первым входом третьего мажоритарного элемента, выходом и первым настроечным входом логического преобразователя, третий и четвертый настроечные входы которого подключены соответственно к первым входам первого, второго, седьмого мажоритарных элементов и первым входам пятого, шестого мажоритарных элементов.A logic converter designed to implement simple symmetric Boolean functions, containing ten majority elements that have three inputs, the first inputs of the fourth and ninth majority elements being connected respectively to the first and second tuning inputs of the logic converter, characterized in that the outputs of the i-th

and j

majority elements are connected respectively to the second inputs of the (i + 1) -th and (j + 1) -th majority elements, the outputs of the seventh, eighth and ninth majority elements are connected respectively to the third inputs of the fourth, third and seventh major elements, and the outputs of the tenth, the fourth and first input of the eighth majority element are connected respectively to the first input of the third majority element, the output and the first tuning input of the logical Converter, the third and fourth tuning inputs of which are connected respectively, to the first inputs of the first, second, seventh majority elements and the first inputs of the fifth, sixth majority elements.

Images