RU2785069C1 - Logic converter - Google Patents

Logic converter Download PDF

Info

Publication number
RU2785069C1
RU2785069C1 RU2022107119A RU2022107119A RU2785069C1 RU 2785069 C1 RU2785069 C1 RU 2785069C1 RU 2022107119 A RU2022107119 A RU 2022107119A RU 2022107119 A RU2022107119 A RU 2022107119A RU 2785069 C1 RU2785069 C1 RU 2785069C1
Authority
RU
Russia
Prior art keywords
inputs
majority elements
input
elements
connected respectively
Prior art date
Application number
RU2022107119A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Application granted granted Critical
Publication of RU2785069C1 publication Critical patent/RU2785069C1/en

Links

Images

Abstract

FIELD: computer technology.
SUBSTANCE: invention relates to the field of computer technology and can be used as a means of converting codes to implement any of the simple symmetric Boolean functions that depend on seven arguments - input binary signals.
EFFECT: reduction of hardware costs. The device contains sixteen majority elements.
1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation equipment, functional units of control systems, etc.

Известны логические преобразователи [1,2], которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от семи аргументов – входных двоичных сигналов.There are known logical converters [1,2], which contain majority elements and, with the help of constant tuning, implement any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on seven arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что каждый из упомянутых аналогов содержит не менее девятнадцати мажоритарных элементов.The reason preventing the achievement of the technical result indicated below when using known logical converters is the high hardware costs due to the fact that each of the mentioned analogues contains at least nineteen majority elements.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь [3], который содержит мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от семи аргументов – входных двоичных сигналов.The closest device of the same purpose to the claimed invention in terms of the totality of features is the logical converter adopted as a prototype [3], which contains majority elements and, using a constant setting, implements any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on seven arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит семнадцать мажоритарных элементов.The reason preventing the achievement of the following technical result when using the prototype, are large hardware costs due to the fact that the prototype contains seventeen majority elements.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем шестнадцать мажоритарных элементов, третий вход m-го (

Figure 00000005
), второй вход седьмого и выход шестого мажоритарных элементов соединены соответственно с выходом (
Figure 00000006
)-го, вторым входом первого мажоритарных элементов и выходом логического преобразователя, выходы i-го (
Figure 00000007
), (
Figure 00000006
)-го и r-го (
Figure 00000008
) мажоритарных элементов подключены соответственно к вторым входам (
Figure 00000009
)-го, (
Figure 00000010
)-го и (
Figure 00000011
)-го мажоритарных элементов, а первые входы m-го, (
Figure 00000010
)-го и первый, третий входы седьмого мажоритарных элементов, второй вход седьмого и третий вход (
Figure 00000012
)-го мажоритарных элементов соединены соответственно с (
Figure 00000013
)-ым и вторым, первым информационными, первым и вторым настроечными входами логического преобразователя, особенность заключается в том, что третьи входы пятого, шестого, третий вход и выход двенадцатого мажоритарных элементов соединены соответственно с выходами шестнадцатого, одиннадцатого, вторым и третьим входами тринадцатого мажоритарных элементов, первый, второй входы (
Figure 00000012
)-го и первый, второй входы двенадцатого мажоритарных элементов подключены соответственно к первому, третьему входам (
Figure 00000010
)-го мажоритарного элемента и второму, первому информационным входам логического преобразователя, седьмой информационный и третий настроечный входы которого соединены соответственно с первыми входами шестого и пятого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logic converter containing sixteen majority elements, the third input of the m -th (
Figure 00000005
), the second input of the seventh and the output of the sixth majority elements are connected respectively to the output (
Figure 00000006
)-th, the second input of the first majority elements and the output of the logical converter, the outputs of the i -th (
Figure 00000007
), (
Figure 00000006
)-th and r -th (
Figure 00000008
) of the majority elements are connected respectively to the second inputs (
Figure 00000009
)th, (
Figure 00000010
)th and (
Figure 00000011
)-th majority elements, and the first inputs of the m -th, (
Figure 00000010
)-th and first, third inputs of the seventh majority elements, the second input of the seventh and third input (
Figure 00000012
)-th majority elements are connected respectively with (
Figure 00000013
)-th and second, first information, first and second tuning inputs of the logic converter, the peculiarity lies in the fact that the third inputs of the fifth, sixth, third input and output of the twelfth majority elements are connected respectively to the outputs of the sixteenth, eleventh, second and third inputs of the thirteenth majority elements, first, second inputs (
Figure 00000012
)-th and first, second inputs of the twelfth majority elements are connected respectively to the first, third inputs (
Figure 00000010
)-th majority element and the second, first information inputs of the logical converter, the seventh information and third setting inputs of which are connected respectively to the first inputs of the sixth and fifth majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logic converter.

Логический преобразователь содержит мажоритарные элементы 11,…,116, причем третьи входы элементов 1 m (

Figure 00000014
), 1 m +7 и второй, третий входы элемента 17 соединены соответственно с выходами элементов 1 m +6, 1 m +11 и вторыми входами элементов 11, 112, выходы элементов 1 i (
Figure 00000015
), 1 m +6, 1 m +11 и 111, 116 подключены соответственно к вторым входам элементов 1 i +1, 1 m +7, 1 m +12 и третьим входам элементов 16, 15, а второй вход элемента 17, третий вход элемента 1 i +11, первый вход элемента 15, второй вход элемента 112, первый вход и выход элемента 16 соединены соответственно с первым, вторым, третьим настроечными, первым, седьмым информационными входами и выходом логического преобразователя, второй и (
Figure 00000013
)-й информационные входы которого подключены соответственно к первым входам элементов 17, 112 и 1 m , 1 m +7, 1 m +12.The logic converter contains the majority elements 1 1 ,…,1 16 , and the third inputs of the elements 1 m (
Figure 00000014
), 1 m +7 and the second, third inputs of the element 1 7 are connected respectively to the outputs of the elements 1 m +6 , 1 m +11 and the second inputs of the elements 1 1 , 1 12 , the outputs of the elements 1 i (
Figure 00000015
), 1 m +6 , 1 m +11 and 1 11 , 1 16 are connected respectively to the second inputs of the elements 1 i +1 , 1 m +7 , 1 m +12 and the third inputs of the elements 1 6 , 1 5 , and the second input element 1 7 , the third input of element 1 i +11 , the first input of element 1 5 , the second input of element 1 12 , the first input and output of element 1 6 are connected respectively to the first, second, third tuning, first, seventh information inputs and the output of the logic converter , second and (
Figure 00000013
)-th information inputs of which are connected respectively to the first inputs of elements 1 7 , 1 12 and 1 m , 1 m +7 , 1 m +12 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые сигналы

Figure 00000016
константной настройки. На его первый,…,седьмой информационные входы подаются соответственно двоичные сигналы
Figure 00000017
. На выходе элемента 1 w (
Figure 00000018
) имеем
Figure 00000019
, где
Figure 00000020
и #,
Figure 00000021
∙ есть соответственно сигналы на первом, втором, третьем входах этого элемента и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе элемента 16 определяется выражениемThe work of the proposed logical converter is carried out as follows. On its first, second, third tuning inputs, respectively, the necessary signals are fixed
Figure 00000016
constant setting. On its first, ..., seventh information inputs, respectively, binary signals
Figure 00000017
. At the output of element 1 w (
Figure 00000018
) we have
Figure 00000019
, where
Figure 00000020
and #,
Figure 00000021
∙ there are respectively signals at the first, second, third inputs of this element and symbols of operations Maj, OR, AND. Therefore, the signal at the output of element 1 6 is determined by the expression

Figure 00000022
Figure 00000022

Figure 00000023
,
Figure 00000023
,

в котором wherein

Figure 00000024
;
Figure 00000024
;

Figure 00000025
;
Figure 00000025
;

Figure 00000026
.
Figure 00000026
.

Таким образом, на выходе предлагаемого логического преобразователя получимThus, at the output of the proposed logical converter, we obtain

Figure 00000027
,
Figure 00000027
,

где

Figure 00000028
есть простые симметричные булевы функции семи аргументов
Figure 00000029
(см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974г.). При этом указанный преобразователь содержит шестнадцать мажоритарных элементов.where
Figure 00000028
there are simple symmetric Boolean functions of seven arguments
Figure 00000029
(See p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974). This converter contains sixteen majority elements.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от семи аргументов – входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.The above information allows us to conclude that the proposed logical converter, using constant tuning, implements any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on seven arguments - input binary signals, and has less hardware costs compared to the prototype.

Источники информации:Sources of information:

1. Патент РФ 2701464, кл. G06F7/57, 2019г.1. RF patent 2701464, class. G06F7/57, 2019

2. Патент РФ 2757817, кл. G06F7/57, 2021г.2. RF patent 2757817, class. G06F7/57, 2021

3. Патент РФ 2758186, кл. G06F7/57, 2021г.3. RF patent 2758186, class. G06F7/57, 2021

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий шестнадцать мажоритарных элементов, причем третий вход m-го (
Figure 00000030
), второй вход седьмого и выход шестого мажоритарных элементов соединены соответственно с выходом (
Figure 00000031
)-го, вторым входом первого мажоритарных элементов и выходом логического преобразователя, выходы i-го (
Figure 00000032
), (
Figure 00000031
)-го и r-го (
Figure 00000033
) мажоритарных элементов подключены соответственно ко вторым входам (
Figure 00000034
)-го, (
Figure 00000035
)-го и (
Figure 00000036
)-го мажоритарных элементов, а первые входы m-го, (
Figure 00000035
)-го и первый, третий входы седьмого мажоритарных элементов, второй вход седьмого и третий вход (
Figure 00000037
)-го мажоритарных элементов соединены соответственно с (
Figure 00000038
)-м и вторым, первым информационными, первым и вторым настроечными входами логического преобразователя, отличающийся тем, что третьи входы пятого, шестого, третий вход и выход двенадцатого мажоритарных элементов соединены соответственно с выходами шестнадцатого, одиннадцатого, вторым и третьим входами тринадцатого мажоритарных элементов, первый, второй входы (
Figure 00000037
)-го и первый, второй входы двенадцатого мажоритарных элементов подключены соответственно к первому, третьему входам (
Figure 00000035
)-го мажоритарного элемента и второму, первому информационным входам логического преобразователя, седьмой информационный и третий настроечный входы которого соединены соответственно с первыми входами шестого и пятого мажоритарных элементов.A logic converter designed to implement simple symmetric Boolean functions, containing sixteen majority elements, and the third input of the m-th (
Figure 00000030
), the second input of the seventh and the output of the sixth majority elements are connected respectively to the output (
Figure 00000031
)-th, the second input of the first majority elements and the output of the logic converter, the outputs of the i-th (
Figure 00000032
), (
Figure 00000031
)th and rth (
Figure 00000033
) of the majority elements are connected respectively to the second inputs (
Figure 00000034
)th, (
Figure 00000035
)th and (
Figure 00000036
)-th majority elements, and the first inputs of the m-th, (
Figure 00000035
)-th and first, third inputs of the seventh majority elements, the second input of the seventh and third input (
Figure 00000037
)-th majority elements are connected respectively with (
Figure 00000038
)-th and second, first information, first and second tuning inputs of the logic converter, characterized in that the third inputs of the fifth, sixth, third input and output of the twelfth majority elements are connected respectively to the outputs of the sixteenth, eleventh, second and third inputs of the thirteenth majority elements, first, second inputs (
Figure 00000037
)-th and first, second inputs of the twelfth majority elements are connected respectively to the first, third inputs (
Figure 00000035
)-th majority element and the second, first information inputs of the logical converter, the seventh information and third setting inputs of which are connected respectively to the first inputs of the sixth and fifth majority elements.
RU2022107119A 2022-03-18 Logic converter RU2785069C1 (en)

Publications (1)

Publication Number Publication Date
RU2785069C1 true RU2785069C1 (en) 2022-12-02

Family

ID=

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868536B2 (en) * 2002-11-19 2005-03-15 Lsi Logic Corporation Method to find boolean function symmetries
US10380309B2 (en) * 2015-06-01 2019-08-13 Ecole Polytechnique Federale De Lausanne (Epfl) Boolean logic optimization in majority-inverter graphs
RU2701464C1 (en) * 2018-09-24 2019-09-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2757817C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" Logic converter
RU2758186C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2762620C1 (en) * 2020-09-25 2021-12-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868536B2 (en) * 2002-11-19 2005-03-15 Lsi Logic Corporation Method to find boolean function symmetries
US10380309B2 (en) * 2015-06-01 2019-08-13 Ecole Polytechnique Federale De Lausanne (Epfl) Boolean logic optimization in majority-inverter graphs
RU2701464C1 (en) * 2018-09-24 2019-09-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2762620C1 (en) * 2020-09-25 2021-12-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2757817C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" Logic converter
RU2758186C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Similar Documents

Publication Publication Date Title
RU2393527C2 (en) Logical converter
RU2517720C1 (en) Logic converter
RU2647639C1 (en) Logic converter
RU2559708C1 (en) Logic converter
RU2580799C1 (en) Logic transducer
RU2542895C1 (en) Logical converter
RU2629451C1 (en) Logic converter
RU2472209C1 (en) Logic module
RU2641454C2 (en) Logic converter
RU2785069C1 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2248034C1 (en) Logical converter
RU2704735C1 (en) Threshold module
RU2634229C1 (en) Logical converter
RU2700557C1 (en) Logic converter
RU2629452C1 (en) Logic converter
RU2776921C1 (en) Logic converter
RU2809210C1 (en) Logic converter
RU2757817C1 (en) Logic converter
RU2621376C1 (en) Logic module
RU2758186C1 (en) Logic converter
RU2700556C1 (en) Logic converter
RU2718209C1 (en) Logic module
RU2676888C1 (en) Logical module
RU2549158C1 (en) Logic converter