RU2757817C1 - Logic converter - Google Patents

Logic converter Download PDF

Info

Publication number
RU2757817C1
RU2757817C1 RU2020135562A RU2020135562A RU2757817C1 RU 2757817 C1 RU2757817 C1 RU 2757817C1 RU 2020135562 A RU2020135562 A RU 2020135562A RU 2020135562 A RU2020135562 A RU 2020135562A RU 2757817 C1 RU2757817 C1 RU 2757817C1
Authority
RU
Russia
Prior art keywords
inputs
majority elements
elements
majority
seventeenth
Prior art date
Application number
RU2020135562A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет"
Priority to RU2020135562A priority Critical patent/RU2757817C1/en
Application granted granted Critical
Publication of RU2757817C1 publication Critical patent/RU2757817C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computing technology.
SUBSTANCE: invention relates to a logic converter. The converter is intended to execute simple symmetric Boolean functions, containing nineteen majority elements with three inputs each, wherein the outputs of the ith
Figure 00000016
jth
Figure 00000017
sixteenth majority elements and the first inputs of the first, second, seventh, eighth majority elements are connected with the second inputs of the (i+1)th, (j+1)th, seventeenth majority elements and the third configuration output of the logic converter, respectively, the first configuration input and output whereof are connected to the first inputs of the sixteenth, nineteenth, and the output of the sixth majority elements, respectively, wherein the outputs of the tenth, twelfth, fifteenth and eighteenth majority elements are connected with the second inputs of the eleventh, thirteenth, sixteenth and nineteenth majority elements, respectively, the outputs of the second, eighth, eleventh, fourteenth, seventeenth, nineteenth and thirteenth majority elements are connected to the third inputs of the ninth, third, sixth, thirteenth, fifth, seventeenth and fourth, tenth majority elements, respectively, and the first inputs of the third, eleventh, fifteenth, eighteenth majority elements and the first inputs of the fourth, ninth majority elements are connected with the first and second configuration inputs of the logic converter, respectively, the third configuration input whereof is connected to the first inputs of the fifth, sixth, tenth, thirteenth, seventeenth majority elements.
EFFECT: simplification of the structure of the logic converter.
1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation tools, functional units of control systems, etc.

Известны логические преобразователи (см., например, [1]), которые могут быть использованы для реализации любой из простых симметричных булевых функций τ0,5×n-1,5, τ0,5×n-0,5, τ0,5×n+1,5, τ0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=5.Known logical converters (see, for example, [1]), which can be used to implement any of the simple symmetric Boolean functions τ 0.5 × n-1.5 , τ 0.5 × n-0.5 , τ 0 , 5 × n + 1.5 , τ 0.5 × n + 2.5 , depending on n arguments - input binary signals, for n = 5.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций τ0,5×n-1,5, τ0,5×n-0,5, τ0,5×n+1,5×0,5×n+2,5 при n=7.The reason that prevents the achievement of the technical result indicated below when using known logic converters includes limited functionality due to the fact that the implementation of any of the functions τ 0.5 × n-1.5 , τ 0.5 × n-0 is not performed, 5 , τ 0.5 × n + 1.5 × 0.5 × n + 2.5 at n = 7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь [2], который содержит мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций τ0,5×n-1,5, τ0,5×n-0,5, τ0,5×n+1,5, τ0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=7. При этом глубина схемы прототипа равна 6.The closest device for the same purpose to the claimed invention in terms of a set of features is a logic converter adopted as a prototype [2], which contains majority elements and, using a constant setting, implements any of the simple symmetric Boolean functions τ 0.5 × n-1.5, τ 0.5 × n-0.5 , τ 0.5 × n + 1.5 , τ 0.5 × n + 2.5 , depending on n arguments - input binary signals, for n = 7. In this case, the depth of the prototype circuit is 6.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит двадцать мажоритарных элементов.The reason that prevents the achievement of the technical result indicated below when using the prototype includes large hardware costs due to the fact that the prototype contains twenty majority elements.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей и схемной глубины прототипа.The technical result of the invention is to reduce hardware costs while maintaining the functionality and circuit depth of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем девятнадцать мажоритарных элементов, которые имеют по три входа, выходы i-го

Figure 00000001
7-го
Figure 00000002
шестнадцатого мажоритарных элементов и первые входы первого, второго, седьмого, восьмого мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го, (j+1)-го, семнадцатого мажоритарных элементов и третьим настроечным входом логического преобразователя, первый настроечный вход и выход которого подключены соответственно к первым входам шестнадцатого, девятнадцатого и выходу шестого мажоритарных элементов, особенность заключается в том, что выходы десятого, двенадцатого, пятнадцатого и восемнадцатого мажоритарных элементов соединены соответственно с вторыми входами одиннадцатого, тринадцатого, шестнадцатого и девятнадцатого мажоритарных элементов, выходы второго, восьмого, одиннадцатого, четырнадцатого, семнадцатого, девятнадцатого и тринадцатого мажоритарных элементов подключены соответственно к третьим входам девятого, третьего, шестого, тринадцатого, пятого, семнадцатого и четвертого, десятого мажоритарных элементов, а первые входы третьего, одиннадцатого, пятнадцатого, восемнадцатого мажоритарных элементов и первые входы четвертого, девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, третий настроечный вход которого подключен к первым входам пятого, шестого, десятого, тринадцатого, семнадцатого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logic converter containing nineteen majority elements, which have three inputs, the outputs of the i-th
Figure 00000001
7th
Figure 00000002
of the sixteenth majority elements and the first inputs of the first, second, seventh, eighth majority elements are connected respectively to the second inputs of the (i + 1) th, (j + 1) th, seventeenth majority elements and the third tuning input of the logic converter, the first tuning input and the output of which is connected respectively to the first inputs of the sixteenth, nineteenth and the output of the sixth majority elements, the peculiarity is that the outputs of the tenth, twelfth, fifteenth and eighteenth majority elements are connected respectively to the second inputs of the eleventh, thirteenth, sixteenth and nineteenth majority elements, of the eighth, eleventh, fourteenth, seventeenth, nineteenth and thirteenth majority elements are connected, respectively, to the third inputs of the ninth, third, sixth, thirteenth, fifth, seventeenth and fourth, tenth majority elements, and the first inputs of the third, eleventh, fifteenth, of the eighteenth majority elements and the first inputs of the fourth, ninth majority elements are connected respectively to the first and second tuning inputs of the logic converter, the third tuning input of which is connected to the first inputs of the fifth, sixth, tenth, thirteenth, seventeenth majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logic converter.

Логический преобразователь содержит мажоритарные элементы 11, …, 119, которые имеют по три входа, причем выходы элементов

Figure 00000003
Figure 00000004
112, 115, 116, 118 соединены соответственно с вторыми входами элементов 1i+1, 1k+1, 113, 116, 117, 119, выходы элементов 12, 18, 111, 114, 117, 119 и 113 подключены соответственно к третьим входам элементов 19, 13, 16, 113, 15, 117 и 14, 110, а первые входы элементов 11, 12, 1k-2, 110, 113, 117 и выход элемента 16 соединены соответственно с третьим настроечным входом и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам элементов 13, 111, 115, 116, 118, 119 и первым входам элементов 14, 19.The logic converter contains majority elements 1 1 , ..., 1 19 , which have three inputs each, and the outputs of the elements
Figure 00000003
Figure 00000004
1 12 , 1 15 , 1 16 , 1 18 are connected respectively to the second inputs of elements 1 i + 1 , 1 k + 1 , 1 13 , 1 16 , 1 17 , 1 19 , outputs of elements 1 2 , 1 8 , 1 11 , 1 14 , 1 17 , 1 19 and 1 13 are connected respectively to the third inputs of elements 1 9 , 1 3 , 1 6 , 1 13 , 1 5 , 1 17 and 1 4 , 1 10 , and the first inputs of elements 1 1 , 1 2 , 1 k-2 , 1 10 , 1 13 , 1 17 and the output of element 1 6 are connected, respectively, to the third tuning input and output of the logic converter, the first and second tuning inputs of which are connected, respectively, to the first inputs of elements 1 3 , 1 11 , 1 15 , 1 16 , 1 18 , 1 19 and the first inputs of elements 1 4 , 1 9 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые сигналы f1, f2, f3∈{0,1} константной настройки. На вторые входы элементов 11, 115, первый вход элемента 112; третьи входы элементов 11, 115, второй вход элемента 112; третьи входы элементов 12, 112, 116; вторые входы элементов 17, 118, первый вход элемента 114; третьи входы элементов 17, 118, второй вход элемента 114; третьи входы элементов 18, 114, 119 и третий вход элемента 111 подаются соответственно двоичные сигналы x1; х2; x3; х4; х5; х6 и х7 (х1, …, х7∈{0,1}). На выходе элемента 1w

Figure 00000005
имеем
Figure 00000006
и ∨, ⋅ есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 16 определяется выражениемThe proposed logic converter operates as follows. At its first, second, third tuning inputs, respectively, the necessary signals f 1 , f 2 , f 3 ∈ {0,1} of constant tuning are fixed. On the second inputs of elements 1 1 , 1 15 , the first input of element 1 12 ; the third inputs of the elements 1 1 , 1 15 , the second input of the element 1 12 ; third inputs of elements 1 2 , 1 12 , 1 16 ; the second inputs of elements 1 7 , 1 18 , the first input of the element 1 14 ; the third inputs of the elements 1 7 , 1 18 , the second input of the element 1 14 ; the third inputs of the elements 1 8 , 1 14 , 1 19 and the third input of the element 1 11 are respectively supplied binary signals x 1 ; x 2 ; x 3 ; x 4 ; x 5 ; x 6 and x 7 (x 1 ,…, x 7 ∈ {0,1}). At the output of element 1 w
Figure 00000005
we have
Figure 00000006
and ∨, are, respectively, signals at its first, second, third inputs and symbols of operations OR, AND. Therefore, the signal at the output of element 1 6 is determined by the expression

Figure 00000007
Figure 00000007

в котором

Figure 00000008
Таким образом, на выходе предлагаемого логического преобразователя получимin which
Figure 00000008
Thus, at the output of the proposed logic converter, we obtain

Figure 00000009
Figure 00000009

где τ2, τ3, τ5, τ6 есть простые симметричные булевы функции семи аргументов х1, …, х7 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where τ 2 , τ 3 , τ 5 , τ 6 are simple symmetric Boolean functions of seven arguments x 1 , ..., x 7 (see page 126 in the book by D. A. Pospelov Logical methods of analysis and synthesis of circuits. M .: Energia , 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций τ0,5×n-1,5, τ0,5×n-0,5, τ0,5×n+1,5, τ0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=7, имеет такую же как у прототипа схемную глубину и обладает меньшими аппаратурными затратами.The above information allows us to conclude that the proposed logic converter, using a constant setting, implements any of the simple symmetric Boolean functions τ 0.5 × n-1.5 , τ 0.5 × n-0.5 , τ 0.5 × n + 1.5 , τ 0.5 × n + 2.5 , depending on n arguments - input binary signals, with n = 7, has the same circuit depth as the prototype and has lower hardware costs.

Источники информации:Sources of information:

1. Патент РФ 2294007, кл. G06F 7/57, 2007 г.1. RF patent 2294007, class. G06F 7/57, 2007

2. Патент РФ 2701464, кл. G06F 7/57, 2019 г.2. RF patent 2701464, cl. G06F 7/57, 2019

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий девятнадцать мажоритарных элементов, которые имеют по три входа, причем выходы i-го
Figure 00000010
j-го
Figure 00000011
шестнадцатого мажоритарных элементов и первые входы первого, второго, седьмого, восьмого мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го, (j+1)-го, семнадцатого мажоритарных элементов и третьим настроечным входом логического преобразователя, первый настроечный вход и выход которого подключены соответственно к первым входам шестнадцатого, девятнадцатого и выходу шестого мажоритарных элементов, отличающийся тем, что выходы десятого, двенадцатого, пятнадцатого и восемнадцатого мажоритарных элементов соединены соответственно с вторыми входами одиннадцатого, тринадцатого, шестнадцатого и девятнадцатого мажоритарных элементов, выходы второго, восьмого, одиннадцатого, четырнадцатого, семнадцатого, девятнадцатого и тринадцатого мажоритарных элементов подключены соответственно к третьим входам девятого, третьего, шестого, тринадцатого, пятого, семнадцатого и четвертого, десятого мажоритарных элементов, а первые входы третьего, одиннадцатого, пятнадцатого, восемнадцатого мажоритарных элементов и первые входы четвертого, девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, третий настроечный вход которого подключен к первым входам пятого, шестого, десятого, тринадцатого, семнадцатого мажоритарных элементов.A logic converter designed to implement simple symmetric Boolean functions, containing nineteen majority elements, which have three inputs, and the outputs of the i-th
Figure 00000010
j-th
Figure 00000011
of the sixteenth majority elements and the first inputs of the first, second, seventh, eighth majority elements are connected respectively to the second inputs of the (i + 1) th, (j + 1) th, seventeenth majority elements and the third tuning input of the logic converter, the first tuning input and the output of which is connected respectively to the first inputs of the sixteenth, nineteenth and the output of the sixth majority elements, characterized in that the outputs of the tenth, twelfth, fifteenth and eighteenth majority elements are connected respectively to the second inputs of the eleventh, thirteenth, sixteenth and nineteenth majority elements, the outputs of the second, eighth, of the eleventh, fourteenth, seventeenth, nineteenth and thirteenth majority elements are connected respectively to the third inputs of the ninth, third, sixth, thirteenth, fifth, seventeenth and fourth, tenth majority elements, and the first inputs of the third, eleventh, fifteenth, eighteenth th majority elements and the first inputs of the fourth, ninth majority elements are connected respectively to the first and second tuning inputs of the logic converter, the third tuning input of which is connected to the first inputs of the fifth, sixth, tenth, thirteenth, seventeenth majority elements.
RU2020135562A 2020-10-28 2020-10-28 Logic converter RU2757817C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020135562A RU2757817C1 (en) 2020-10-28 2020-10-28 Logic converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020135562A RU2757817C1 (en) 2020-10-28 2020-10-28 Logic converter

Publications (1)

Publication Number Publication Date
RU2757817C1 true RU2757817C1 (en) 2021-10-21

Family

ID=78289544

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020135562A RU2757817C1 (en) 2020-10-28 2020-10-28 Logic converter

Country Status (1)

Country Link
RU (1) RU2757817C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785069C1 (en) * 2022-03-18 2022-12-02 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079977A1 (en) * 2013-04-05 2016-03-17 Applied Wireless Identifications Group, Inc. Over-current and/or over-voltage protection circuit
RU2647639C1 (en) * 2017-04-04 2018-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2701464C1 (en) * 2018-09-24 2019-09-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2703675C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079977A1 (en) * 2013-04-05 2016-03-17 Applied Wireless Identifications Group, Inc. Over-current and/or over-voltage protection circuit
RU2647639C1 (en) * 2017-04-04 2018-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2701464C1 (en) * 2018-09-24 2019-09-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2703675C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785069C1 (en) * 2022-03-18 2022-12-02 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2789729C1 (en) * 2022-03-18 2023-02-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2789749C1 (en) * 2022-03-18 2023-02-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2791461C1 (en) * 2022-03-18 2023-03-09 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Majority module

Similar Documents

Publication Publication Date Title
RU2517720C1 (en) Logic converter
RU2647639C1 (en) Logic converter
RU2559708C1 (en) Logic converter
RU2621281C1 (en) Logic converter
RU2472209C1 (en) Logic module
RU2542895C1 (en) Logical converter
RU2580799C1 (en) Logic transducer
RU2629451C1 (en) Logic converter
RU2703675C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2248034C1 (en) Logical converter
RU2757817C1 (en) Logic converter
RU2704735C1 (en) Threshold module
RU2700557C1 (en) Logic converter
RU2634229C1 (en) Logical converter
RU2758186C1 (en) Logic converter
RU2621376C1 (en) Logic module
RU2718209C1 (en) Logic module
RU2676888C1 (en) Logical module
RU2629452C1 (en) Logic converter
RU2700556C1 (en) Logic converter
RU2630394C2 (en) Logic module
RU2776921C1 (en) Logic converter
RU2778678C1 (en) Logic module