RU2580798C1 - Logic unit - Google Patents

Logic unit Download PDF

Info

Publication number
RU2580798C1
RU2580798C1 RU2015109038/08A RU2015109038A RU2580798C1 RU 2580798 C1 RU2580798 C1 RU 2580798C1 RU 2015109038/08 A RU2015109038/08 A RU 2015109038/08A RU 2015109038 A RU2015109038 A RU 2015109038A RU 2580798 C1 RU2580798 C1 RU 2580798C1
Authority
RU
Russia
Prior art keywords
inputs
elements
majority
combined
connected respectively
Prior art date
Application number
RU2015109038/08A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" filed Critical Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority to RU2015109038/08A priority Critical patent/RU2580798C1/en
Application granted granted Critical
Publication of RU2580798C1 publication Critical patent/RU2580798C1/en

Links

Images

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

FIELD: computer engineering.
SUBSTANCE: invention can be used in digital computing systems as a means of conversion codes. Apparatus comprises eleven majority elements (11…111).
EFFECT: technical result is to reduce hardware costs and increase performance.
1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.Logical converters are known (see, for example, RF patent 2281545, class G06F 7/57, 2006), which implement any of four simple symmetric Boolean functions depending on four arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.The reason that impedes the achievement of the technical result indicated below when using known logic converters is limited functionality, due to the fact that the implementation of any of the five simple symmetric Boolean functions does not work, depending on five arguments - input binary signals.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2294007, кл. G06F 7/57, 2007 г.), который содержит мажоритарные элементы и с помощью четырех сигналов константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.The closest device of the same purpose to the claimed invention in terms of features is the logic converter adopted for the prototype (RF patent 2294007, class G06F 7/57, 2007), which contains major elements and implements any of five using four constant tuning signals simple symmetric Boolean functions depending on five arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что прототип содержит девятнадцать мажоритарных элементов, и максимальное время задержки распространения сигнала в нем определяется выражением Δt=6ΔtM, где ΔtM есть время задержки мажоритарного элемента.The reasons that impede the achievement of the technical result indicated below when using the prototype include high hardware costs and low speed, due to the fact that the prototype contains nineteen major elements, and the maximum signal propagation delay time in it is determined by the expression Δt = 6Δt M , where Δt M there is a delay time of the majority element.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs and increase speed while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем одиннадцать мажоритарных элементов, которые имеют по три входа, особенность заключается в том, что выходы i-го (

Figure 00000001
), j-го (
Figure 00000002
) и восьмого мажоритарных элементов соединены соответственно со вторыми входами (i+1)-го, (j+1)-го и девятого мажоритарных элементов, третьи входы k-го (
Figure 00000003
) и седьмого мажоритарных элементов подключены соответственно к выходам (15-2k)-го и десятого мажоритарных элементов, а выход четвертого мажоритарного элемента является выходом логического преобразователя, первый, второй, третий и четвертый настроечные входы которого соединены соответственно с первым входом первого мажоритарного элемента, объединенными первыми входами второго, десятого мажоритарных элементов, объединенными первыми входами третьего, четвертого, пятого, шестого мажоритарных элементов и объединенными первыми входами седьмого, восьмого, девятого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logical converter containing eleven majority elements that have three inputs, the peculiarity is that the outputs of the ith
Figure 00000001
), j-th (
Figure 00000002
) and the eighth majority elements are connected respectively to the second inputs of the (i + 1) -th, (j + 1) -th and ninth majority elements, the third inputs of the k-th
Figure 00000003
) and the seventh majority elements are connected respectively to the outputs of the (15-2k) th and tenth majority elements, and the output of the fourth majority element is the output of a logic converter, the first, second, third and fourth tuning inputs of which are connected respectively to the first input of the first majority element, the combined first inputs of the second, tenth majority elements, the combined first inputs of the third, fourth, fifth, sixth majority elements and the combined first inputs of gray the eighth, eighth, ninth majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logical Converter.

Логический преобразователь содержит мажоритарные элементы 11,…,111, которые имеют по три входа, причем выходы элементов 1i (

Figure 00000004
), 1j{
Figure 00000005
) и 18 соединены соответственно со вторыми входами элементов 1i+1, lj+1 и 19, третьи входы элементов 1k (
Figure 00000006
) и 17 подключены соответственно к выходам элементов 115-2k и 110, а выход элемента 14 является выходом логического преобразователя, первый, второй, третий и четвертый настроечные входы которого соединены соответственно с первым входом элемента 11, объединенными первыми входами элементов 12, 110, объединенными первыми входами элементов 13, 14, 15, 16 и объединенными первыми входами элементов 17, 18, 19.The logical converter contains the majority elements 1 1 , ..., 1 11 , which have three inputs, and the outputs of the elements 1 i (
Figure 00000004
), 1 j {
Figure 00000005
) and 1 8 are connected respectively to the second inputs of the elements 1 i + 1 , l j + 1 and 1 9 , the third inputs of the elements 1 k (
Figure 00000006
) and 1 7 are connected respectively to the outputs of elements 1 15-2k and 1 10 , and the output of element 1 4 is the output of a logic converter, the first, second, third and fourth tuning inputs of which are connected respectively to the first input of element 1 1 , combined by the first inputs of elements 1 2 , 1 10 , combined by the first inputs of the elements 1 3 , 1 4 , 1 5 , 1 6 and the combined first inputs of the elements 1 7 , 1 8 , 1 9 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом,…,четвертом настроечных входах фиксируются соответственно необходимые сигналы f1,…,f4 ∈ {0,1} константной настройки. На вторые входы элементов 15, 18, первый вход элемента 111; третьи входы элементов 15, 18, второй вход элемента 111; третьи входы элементов 16, 19 111; вторые и третьи входы элементов 11, 110 подаются соответственно двоичные сигналы х1; х2; х3; х4 и х51,…,х5 ∈ {0,1}). На выходе мажоритарного элемента 1m (

Figure 00000007
) имеем maj(аm1m2m3)=аm1аm2 ∨ аm1аm3 ∨ аm2аm3, где аm1m2m3 и ∨, · есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 14 определяется выражениемThe work of the proposed logical Converter is as follows. At its first, ..., fourth tuning inputs, the necessary signals f 1 , ..., f 4 ∈ {0,1} of the constant setting are respectively fixed. To the second inputs of the elements 1 5 , 1 8 , the first input of the element 1 11 ; third inputs of elements 1 5 , 1 8 , second input of element 1 11 ; third inputs of elements 1 6 , 1 9 1 11 ; the second and third inputs of the elements 1 1 , 10 are binary signals x 1 , respectively; x 2 ; x 3 ; x 4 and x 5 (x 1 , ..., x 5 ∈ {0,1}). At the output of the majority element 1 m (
Figure 00000007
) we have maj (а m1 , а m2 , а m3 ) = а m1 а m2 ∨ а m1 а m3 ∨ а m2 а m3 , where а m1 > а m2 > а m3 and ∨, · there are signals on its first, second, respectively , the third inputs and operation symbols OR, I. Therefore, the signal at the output of element 1 4 is determined by the expression

Figure 00000008
Figure 00000008

в котором

Figure 00000009
Таким образом, на выходе предлагаемого преобразователя получимwherein
Figure 00000009
Thus, at the output of the proposed Converter get

Figure 00000010
Figure 00000010

где τ1,…,τ5 есть простые симметричные булевые функции пяти аргументов x1,…,x5 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит одиннадцать мажоритарных элементов, а максимальное время задержки распространения сигнала в нем определяется выражением Δt=4ΔtМ (ΔtM - время задержки мажоритарного элемента).where τ 1 , ..., τ 5 are simple symmetric Boolean functions of the five arguments x 1 , ..., x 5 (see page 126 in the book Pospelov D. A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974). Moreover, the specified Converter contains eleven majority elements, and the maximum delay time of the signal propagation in it is determined by the expression Δt = 4Δt M (Δt M is the delay time of the majority element).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью четырех сигналов константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами и более высоким быстродействием.The above information allows us to conclude that the proposed logic converter using four constant tuning signals implements any of five simple symmetric Boolean functions depending on five arguments - input binary signals, and has lower hardware costs and higher speed compared to the prototype.

Claims (1)

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий одиннадцать мажоритарных элементов, которые имеют по три входа, отличающийся тем, что выходы i-го ( i = 1,3 ¯ )
Figure 00000011
, j-го ( j = 5,6 ¯ )
Figure 00000012
и восьмого мажоритарных элементов соединены соответственно со вторыми входами (i+1)-го, (j+1)-го и девятого мажоритарных элементов, третьи входы k-го ( k = 2,4 ¯ )
Figure 00000013
и седьмого мажоритарных элементов подключены соответственно к выходам (15-2k)-го и десятого мажоритарных элементов, а выход четвертого мажоритарного элемента является выходом логического преобразователя, первый, второй, третий и четвертый настроечные входы которого соединены соответственно с первым входом первого мажоритарного элемента, объединенными первыми входами второго, десятого мажоритарных элементов, объединенными первыми входами третьего, четвертого, пятого, шестого мажоритарных элементов и объединенными первыми входами седьмого, восьмого, девятого мажоритарных элементов.
A logic converter designed to implement any of five simple symmetric Boolean functions depending on five arguments - input binary signals, containing eleven major elements that have three inputs, characterized in that the outputs of the ith ( i = 1.3 ¯ )
Figure 00000011
j ( j = 5,6 ¯ )
Figure 00000012
and the eighth majority elements are connected respectively to the second inputs of the (i + 1) -th, (j + 1) -th and ninth majority elements, the third inputs of the k-th ( k = 2,4 ¯ )
Figure 00000013
and the seventh majority elements are connected respectively to the outputs of the (15-2k) th and tenth majority elements, and the output of the fourth majority element is the output of a logic converter, the first, second, third and fourth tuning inputs of which are connected respectively to the first input of the first majority element, combined the first inputs of the second, tenth majority elements, combined by the first inputs of the third, fourth, fifth, sixth majority elements and the combined first inputs of the eighth, ninth majority elements.
RU2015109038/08A 2015-03-13 2015-03-13 Logic unit RU2580798C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015109038/08A RU2580798C1 (en) 2015-03-13 2015-03-13 Logic unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015109038/08A RU2580798C1 (en) 2015-03-13 2015-03-13 Logic unit

Publications (1)

Publication Number Publication Date
RU2580798C1 true RU2580798C1 (en) 2016-04-10

Family

ID=55794277

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015109038/08A RU2580798C1 (en) 2015-03-13 2015-03-13 Logic unit

Country Status (1)

Country Link
RU (1) RU2580798C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2629451C1 (en) * 2016-04-19 2017-08-29 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2689185C2 (en) * 2017-11-10 2019-05-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic transducer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458240A (en) * 1965-12-28 1969-07-29 Sperry Rand Corp Function generator for producing the possible boolean functions of eta independent variables
GB2342732A (en) * 1998-10-16 2000-04-19 Ibm Reevaluation of a Boolean function applicable to event driven transaction processing
RU2281545C1 (en) * 2005-05-11 2006-08-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2294007C1 (en) * 2005-11-03 2007-02-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2517720C1 (en) * 2013-01-09 2014-05-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2542895C1 (en) * 2013-11-06 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical converter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458240A (en) * 1965-12-28 1969-07-29 Sperry Rand Corp Function generator for producing the possible boolean functions of eta independent variables
GB2342732A (en) * 1998-10-16 2000-04-19 Ibm Reevaluation of a Boolean function applicable to event driven transaction processing
RU2281545C1 (en) * 2005-05-11 2006-08-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2294007C1 (en) * 2005-11-03 2007-02-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2517720C1 (en) * 2013-01-09 2014-05-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2542895C1 (en) * 2013-11-06 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical converter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2629451C1 (en) * 2016-04-19 2017-08-29 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2689185C2 (en) * 2017-11-10 2019-05-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic transducer

Similar Documents

Publication Publication Date Title
RU2393527C2 (en) Logical converter
RU2647639C1 (en) Logic converter
RU2281545C1 (en) Logical transformer
RU2517720C1 (en) Logic converter
RU2559708C1 (en) Logic converter
RU2542920C2 (en) Logic module
RU2542895C1 (en) Logical converter
RU2621281C1 (en) Logic converter
RU2443009C1 (en) Logic converter
RU2518669C1 (en) Logic converter
RU2580799C1 (en) Logic transducer
RU2580798C1 (en) Logic unit
RU2549151C1 (en) Logic converter
RU2417404C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2472209C1 (en) Logic module
RU2629451C1 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2549158C1 (en) Logic converter
RU2634229C1 (en) Logical converter
RU2704735C1 (en) Threshold module
RU2629452C1 (en) Logic converter
RU2621376C1 (en) Logic module
RU2700557C1 (en) Logic converter
RU2697727C2 (en) Majority module

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170314