RU2641478C2 - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство Download PDF

Info

Publication number
RU2641478C2
RU2641478C2 RU2016107392A RU2016107392A RU2641478C2 RU 2641478 C2 RU2641478 C2 RU 2641478C2 RU 2016107392 A RU2016107392 A RU 2016107392A RU 2016107392 A RU2016107392 A RU 2016107392A RU 2641478 C2 RU2641478 C2 RU 2641478C2
Authority
RU
Russia
Prior art keywords
delay
command
address
signal
read
Prior art date
Application number
RU2016107392A
Other languages
English (en)
Other versions
RU2016107392A (ru
Inventor
Наоки СИМИДЗУ
Дзи Хиае БАЕ
Original Assignee
Тосиба Мемори Корпорейшн
Ск Хиникс Инк.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Тосиба Мемори Корпорейшн, Ск Хиникс Инк. filed Critical Тосиба Мемори Корпорейшн
Publication of RU2016107392A publication Critical patent/RU2016107392A/ru
Application granted granted Critical
Publication of RU2641478C2 publication Critical patent/RU2641478C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

Изобретение относится к вычислительной технике. Технический результат заключается в уменьшении количества сдвиговых регистров, используемых для запаздывания. Полупроводниковое запоминающее устройство, способное исполнять первый режим с первым запаздыванием и второй режим со вторым запаздыванием, большим, чем первое запаздывание, содержит блок контактных площадок, выполненный с возможностью принимать извне адрес и команду; первую схему задержки, выполненную с возможностью задерживать адрес на время, соответствующее первому запаздыванию; вторую схему задержки, включающую в себя сдвиговые регистры, соединенные последовательно и выполненные с возможностью задерживать адрес на время, соответствующее разнице между первым запаздыванием и вторым запаздыванием; и контроллер, выполненный с возможностью использовать первую схему задержки и вторую схему задержки при исполнении второго режима, причем первый режим и второй режим являются операциями записи или операциями считывания, и контроллер способен исполнять один из первого режима и второго режима. 11 з.п. ф-лы, 32 ил.

Description

Перекрестная ссылка на родственные заявки
Данная заявка основана и притязает на приоритеты предварительной заявки США № 61/873,800, поданной 4 сентября 2013 года, и заявки на патент США № 14/201,686, поданной 7 марта 2014 года, содержимое которых полностью включено в данную заявку посредством ссылки.
Область техники, к которой относится изобретение
Варианты осуществления, описанные в данном документе, относятся в целом к полупроводниковому запоминающему устройству.
Уровень техники
MRAM (магниторезистивная оперативная память) представляет собой запоминающее устройство, которое использует магнитный элемент, обладающий магниторезистивным эффектом, в качестве ячейки памяти, выполненной с возможностью хранения информации, и привлекло к себе большое внимание как запоминающее устройство следующего поколения c высокоскоростной работой, большой емкостью и энергонезависимостью. Кроме того, ведутся научные исследования и разработки MRAM, которая заменит энергозависимую память, такую как DRAM или SRAM. В этом случае предпочтительно, чтобы MRAM управлялась в соответствии с теми же спецификациями, что и DRAM или SRAM, для уменьшения стоимости разработки и обеспечения легкой замены.
Краткое описание чертежей
Фиг.1 представляет собой схематический вид полупроводникового запоминающего устройства согласно первому варианту осуществления;
Фиг. 2 представляет собой блок-схему, показывающую пример сердечника памяти и периферийной схемы;
Фиг. 3 представляет собой принципиальную схему массива ячеек памяти, включенных в один блок памяти;
Фиг. 4 представляет собой временную диаграмму, касающуюся команд и адресов;
Фиг. 5 представляет собой вид, показывающий пример запаздывания считывания и запаздывания записи;
Фиг. 6 представляет собой вид, поясняющий пример количества сдвиговых регистров для запаздывания;
Фиг. 7 представляет собой принципиальную схему для схемы задержки для обеспечения запаздывания;
Фиг. 8 представляет собой вид, поясняющий сдвиговые регистры для запаздывания в случае B;
Фиг. 9 представляет собой вид, поясняющий расхождение запаздываний между случаем А и случаем В;
Фиг. 10 представляет собой вид, поясняющий идею первого варианта осуществления;
Фиг. 11 представляет собой временную диаграмму, показывающую операцию переключения от считывания к записи в соответствии со сравнительным примером;
Фиг. 12 представляет собой временную диаграмму, показывающую операцию переключения от записи к считыванию в соответствии со сравнительным примером;
Фиг. 13 представляет собой временную диаграмму, показывающую операцию переключения от считывания к записи в соответствии с одним примером;
Фиг. 14 представляет собой временную диаграмму, показывающую операцию переключения от записи к считыванию в соответствии с одним примером;
Фиг. 15 представляет собой вид, показывающий R2W и W2R во множестве режимов;
Фиг. 16 представляет собой вид для пояснения параметров;
Фиг. 17 представляет собой вид, поясняющий минимальное и максимальное время задержки сигнала WTRDB;
Фиг. 18 представляет собой вид, поясняющий время задержки сигнала WTRDB;
Фиг. 19 представляет собой блок-схему, показывающую пример схемной компоновки, включающей в себя сдвиговые регистры расхождения;
Фиг. 20 представляет собой принципиальную схему тактового генератора;
Фиг. 21 представляет собой принципиальную схему для схемы задержки расхождения, показанной на Фиг. 19;
Фиг. 22 представляет собой вид, поясняющий назначение ICA для сигнала, связанного со строкой;
Фиг. 23 представляет собой вид, поясняющий назначение ICA для сигнала, связанного со столбцом;
Фиг. 24 представляет собой вид, поясняющий последовательность операций в соответствии с одним примером;
Фиг. 25 представляет собой схематический вид, поясняющий схему расположения сдвиговых регистров SR в соответствии со сравнительным примером;
Фиг. 26 представляет собой схематический вид, поясняющий схему расположения сдвиговых регистров SR в соответствии с одним примером;
Фиг. 27 представляет собой вид, поясняющий назначение команды/адреса относительно команды активации в соответствии со вторым вариантом осуществления;
Фиг. 28 представляет собой вид, поясняющий назначение команды/адреса относительно команды считывания/записи;
Фиг. 29 представляет собой блок-схему, показывающую компоновку сдвиговых регистров в соответствии со сравнительным примером;
Фиг. 30 представляет собой блок-схему, показывающую компоновку сдвиговых регистров в соответствии с одним примером;
Фиг. 31 представляет собой принципиальную схему для схемы задержки в соответствии с третьим вариантом осуществления и
Фиг. 32 представляет собой вид, поясняющий запаздывания в соответствии с четвертым вариантом осуществления.
Осуществление изобретения
В целом, в соответствии с одним вариантом осуществления, предложено полупроводниковое запоминающее устройство, способное исполнять первый режим с первым запаздыванием и второй режим со вторым запаздыванием, большим, чем первое запаздывание, содержащее:
блок контактных площадок, выполненный с возможностью принимать извне адрес и команду;
первую схему задержки, выполненную с возможностью задерживать адрес на время, соответствующее первому запаздыванию;
вторую схему задержки, включающую в себя сдвиговые регистры, соединенные последовательно и выполненные с возможностью задерживать адрес на время, соответствующее разнице между первым запаздыванием и вторым запаздыванием; и
контроллер, выполненный с возможностью использовать первую схему задержки и вторую схему задержки при исполнении второго режима.
Варианты осуществления настоящего изобретения будут описаны далее со ссылкой на сопроводительные чертежи. Следует отметить, что в дальнейшем пояснении одинаковые ссылочные позиции обозначают элементы, имеющие одинаковые функции и компоновки, и повторное пояснение будет приводиться только при необходимости.
В этом варианте осуществления MRAM (магниторезистивная оперативная память) будет служить примером полупроводникового запоминающего устройства.
[Первый вариант осуществления]
[1. Общая компоновка полупроводникового запоминающего устройства]
Фиг. 1 представляет собой схематический вид полупроводникового запоминающего устройства 10 в соответствии с этим вариантом осуществления. Полупроводниковое запоминающее устройство 10 включает в себя сердечник 11 памяти, периферийную схему 12 и интерфейс 13.
Сердечник 11 памяти включает в себя множество ячеек памяти, выполненных с возможностью хранить данные. Периферийная схема 12 осуществляет запись/считывание данных на/из сердечника 11 памяти.
Интерфейс 13 включает в себя блок 14 контактных площадок, выполненный с возможностью принимать команды, адреса, данные и т.п. Блок 14 контактных площадок включает в себя множество контактных площадок. Интерфейс 13 принимает управляющий сигнал CNT для считывания/записи и тактовый сигнал CK, который управляет временем операций считывания/записи, от внешнего устройства (хоста) через блок 14 контактных площадок. Интерфейс 13 соединен с хостом через блок 14 контактных площадок линией CA<n:0> передачи команд/адресов и линией DQ<m:0> передачи данных, где n и m - натуральные числа.
Управляющий сигнал CNT включает в себя тактовый разрешающий сигнал CKE и сигнал CS выбора чипа. Тактовый сигнал CK используются для управления временем операций полупроводникового запоминающего устройства 10. Линия CA<n:0> передачи команд/адресов используется для передачи/приема команд и адресов. Линия DQ<m:0> передачи данных используется для передачи/приема входных данных и выходных данных.
Фиг. 2 представляет собой блок-схему, показывающую пример сердечника 11 памяти и периферийной схемы 12. Сердечник 11 памяти включает в себя блок 21 массива ячеек памяти, декодер 22 строки и декодер 23 столбца. Блок 21 массива ячеек памяти включает в себя (k+1) блоков BK0-BKk памяти, где k - натуральное число. Блоки BK0-BKk памяти можно активировать независимо. Например, когда только необходимый блок памяти активирован во время считывания/записи, потребляемая мощность может быть снижена.
Декодер 22 строки декодирует, например, адрес BA<x:0> блока памяти, что приводит к выбору одного из блоков BK0-BKk памяти, и адрес AR<y:0> строки, что приводит к выбору строки в выбранном блоке памяти.
Декодер 23 столбца декодирует, например, адрес AC<z:0> столбца, что приводит к выбору столбца в блоке 21 массива ячеек памяти.
Периферийная схема 12 включает в себя схему-защелку 24 команды/адреса, управляющую схему (контроллер) 25, схему-защелку 26 адреса, схему-защелку 27 данных и тактовый генератор 28.
Схема-защелка 24 команды/адреса принимает команду CMD и адрес ADD от хоста 15 через линию CA<n:0> передачи команд/адресов и временно сохраняет их. Команда CMD отправляется на управляющую схему 25. Управляющая схема 25 управляет внутренней работой полупроводникового запоминающего устройства 10 на основе управляющего сигнала CNT и команды CMD от хоста 15.
Помимо адреса ADD, адрес BA<x:0> блока памяти отправляется декодеру 22 строки, адрес AR<y:0> строки отправляется схеме-защелке 26 адреса, и адрес AC<z:0> столбца отправляется декодеру 23 столбца.
В этом варианте осуществления, когда вводится первая команда (например, команда активации), схема-защелка 26 адреса фиксирует часть полного адреса строки, как будет описано ниже. Оставшаяся часть полного адреса строки фиксируется схемой-защелкой 26 адреса заранее, когда первая команда (например, команда предварительной зарядки) вводится перед тем, как первая команда была введена.
Как описано выше, часть адреса строки вводится заранее перед вводом первой команды. Это делает возможным, например, объединять полупроводниковое запоминающее устройство с системой без увеличения количества выводов или уменьшения скорости работы, т.е. без изменения спецификаций, даже когда увеличивается количество битов адреса строки для выбора линии слов (строки) в блоке 21 массива ячеек памяти.
Следует отметить, что команда предварительной зарядки представляет собой команду на установку выбранного блока памяти в начальное состояние (состояние предварительной зарядки) для операции считывания или операции записи и, более конкретно, на деактивацию всех линий слов, всех линий битов и всех исходных линий. Команда активации представляет собой команду на активацию одной из множества линий слов в выбранном блоке памяти и выполнение обработки данных считывания данных из массива ячеек памяти.
Схема-защелка 27 данных временно сохраняет данные, введенные от хоста 15 через линию DQ<m:0> передачи данных, или выходные данные, считанные из выбранного блока памяти. Входные данные записываются в выбранный блок памяти.
Тактовый генератор 28 генерирует внутренний тактовый сигнал CLK, основываясь на тактовом сигнале CK от хоста 15. Внутренний тактовый сигнал CLK вводится в схему-защелку 24 команды/адреса, управляющую схему 25, схему-защелку 26 адреса и схему-защелку 27 данных и используется для управления временем их работы.
Фиг. 3 представляет собой принципиальную схему массива ячеек памяти, включенных в один блок памяти. Массив ячеек памяти формируется путем расположения множества ячеек MC памяти в виде матрицы. Множество линий WL0-WLi-1 слов, множество линий BL0-BLj-1 битов и множество исходных линий SL0-SLj-1 расположены в массиве ячеек памяти. Одна строка массива ячеек памяти соединена с одной линией WL слов. Один столбец массива ячеек памяти соединен с каждой парой из линии BL битов и исходной линии SL.
Ячейка MC памяти включает в себя магниторезистивный элемент (элемент MTJ (элемент, основанный на магнитных туннельных переходах)) 30 и выбранный транзистор 31. Выбранный транзистор 31 выполнен, например, в виде полевого МОП-транзистора с каналом n-типа (n-MOSFET).
Один вывод элемента 30 MTJ соединен с линией BL битов, а другой вывод соединен со стоком выбранного транзистора 31. Затвор выбранного транзистора 31 соединен с линией WL слов, а исток соединен с исходной линией SL.
[2. Запаздывание считывания/записи]
Фиг. 4 представляет собой временную диаграмму, касающуюся команд и адресов. Фиг. 4 иллюстрирует временные диаграммы обычных полупроводниковых запоминающих устройств (например, DRAM, MRAM (случай А) и MRAM (случай B)). PCG представляет собой команду предварительной зарядки, ACT - команду активации, R/W - команду считывания/записи, tRCD (RAS к задержке CAS) - время задержки с момента приема команды активации до момента приема команды считывания/записи, RAS - строб адреса строки, CAS - строб адреса столбца и RL/WL - запаздывание считывания/записи. Запаздывание считывания представляет собой время, необходимое для появления считанных данных в локальном интерфейсе после начала запроса считывания. Запаздывание записи представляет собой время, необходимое для появления записанных данных в локальном интерфейсе после начала запроса записи. iR/iW обозначает операцию считывания/записи (внутренняя операция считывания/записи) в MRAM.
В DRAM, показанной на Фиг. 4, адрес R строки содержит, например, 17 битов (R<16:0>). Адрес R<16:0> строки вводится вместе с командой активации и устанавливается в DRAM.
В MRAM (случай А), показанной на Фиг. 4, адрес R строки содержит, например, 18 битов (R<17:0>). MRAM имеет больший размер страницы по сравнению, например, с DRAM. По этой причине адрес строки разделен (например, разделен на старшие биты R<17:14> и младшие биты R<13:0>) и вводится в два этапа. Операция предварительной зарядки характеризуется нарастающим фронтом тактового сигнала, когда вводится команда предварительной зарядки, а операция предварительной активации характеризуется спадающим фронтом. Другими словами, команда предварительной зарядки может установить операцию предварительной зарядки и операцию предварительной активации. В операции предварительной активации старший адрес R<17:14> строки вводится и устанавливается в MRAM. В дополнение, операция активации характеризуется нарастающим фронтом и спадающим фронтом тактового сигнала, когда вводится команда активации. В операции активации младший адрес R<13:0> строки вводится и устанавливается в MRAM.
В MRAM (случай В), показанной на Фиг. 4, операция активации характеризуется нарастающим фронтом и спадающим фронтом тактового сигнала, когда вводится команда активации. В операции активации младший адрес R<13:0> строки вводится и устанавливается в MRAM. В дополнение, операция считывания/записи характеризуется нарастающим фронтом тактового сигнала, когда вводится команда считывания/записи, а операция постактивации характеризуется спадающим фронтом. Другими словами, команда считывания/записи может установить операцию считывания/записи и операцию постактивации. В операции постактивации в MRAM вводится и устанавливается старший адрес R<17:14> строки.
Фиг. 5 представляет собой вид, показывающий пример запаздывания считывания и запаздывания записи. На Фиг. 5 показаны запаздывания в множестве режимов (именуемых как режим MR2OP). DRAM соответствует JEDEC. Единицей запаздывания является один тактовый цикл (1 tCK). Запаздывание MRAM (случай В) получается добавлением внутреннего tRCD MRAM (случай В) к запаздыванию MRAM (случай А).
Фиг. 6 представляет собой вид, поясняющий пример количества сдвиговых регистров для запаздывания. Запаздывание RL считывания в случае А составляет, например, 3 tCK, а запаздывание WL записи составляет, например, 4 tCK. В случае А, например, нужно 2 набора множества сдвиговых регистров для запаздывания считывания и, например, пять наборов множества сдвиговых регистров для запаздывания записи.
В случае В запаздывание RL считывания составляет, например, 25 tCK, а запаздывание WL записи составляет, например, 23 tCK. В случае В сдвиговые регистры, соответствующие внутреннему tRCD, добавляются в каждое из запаздывания считывания и запаздывания записи. По этой причине случай В требует множества сдвиговых регистров для внутреннего tRCD в дополнение к таким же наборам сдвиговых регистров, как и в случае А.
Фиг. 7 представляет собой принципиальную схему для схемы 40 задержки для обеспечения запаздывания. Схема 40 задержки включает в себя входной вывод IN, множество сдвиговых регистров, выполненных с возможностью задержки сигнала на предопределенное время, мультиплексор MUX, буфер BF и выходной вывод OUT. Один сдвиговый регистр задерживает сигнал, например, на 1 тактовый цикл (1 tCK). В схеме 40 задержки выполнено множество сдвиговых регистров, соответствующее максимальному времени задержки. Мультиплексор MUX выбирает предопределенное количество сдвиговых регистров, которые должны быть использованы в соответствии с временем задержки линии передачи сигналов, с которой соединена схема 40 задержки.
Фиг. 8 представляет собой вид, поясняющий сдвиговые регистры для запаздывания в случае В. Следует отметить, что Фиг. 8 иллюстрирует сдвиговые регистры, соответствующие дополнительному увеличению по сравнению с исходными сдвиговыми регистрами (схема задержки). В блоке WL_CTRL управления запаздыванием записи выполнено пять наборов сдвиговых регистров. В блоке RL_CTRL управления запаздыванием считывания выполнено два набора сдвиговых регистров. Вдобавок, для множества сигналов, связанных со столбцами, обеспечено множество наборов сдвиговых регистров, выполненных с возможностью задерживать сигнал на время, соответствующее внутреннему tRCD. Как показано на Фиг. 8, случай В требует больше сдвиговых регистров в дополнение к исходным сдвиговым регистрам (схема задержки).
[3. Пример]
Фиг. 9 представляет собой вид, поясняющий расхождение запаздываний между случаем А и случаем В. Расхождение запаздываний между случаем А и случаем В получается вычитанием запаздывания в случае В из запаздывания в случае А. Другими словами, расхождение запаздываний между случаем А и случаем В соответствует внутреннему tRCD для случая В.
Фиг. 10 представляет собой вид, поясняющий идею этого варианта осуществления. Два канала ICA и GAP_ICA выполнены между контактной площадкой CA<9:0> команды/адреса и схемой 42 задержки запаздывания считывания в случае А.
Схема 40 задержки для обеспечения расхождения запаздываний, показанная на Фиг. 9, соединена с каналом GAP_ICA через мультиплексор MUX. Оба канала ICA и GAP_ICA соединены с мультиплексором MUX. Сигнал PREACT вводится в управляющий вывод мультиплексора MUX. Сигнал PREACT=H соответствует случаю А (операция предварительной активации), а сигнал PREACT=L соответствует случаю В (операция постактивации). В примере, показанном на Фиг. 9, максимальное количество сдвиговых регистров в одном наборе равно 19.
В случае А (PREACT=H) схема 40 задержки не соединена с каналом GAP_ICA, и расхождение запаздываний не добавляется (запаздывание установлено таким же, как и в канале ICA). В случае В (PREACT=L) схема 40 задержки соединена с каналом GAP_ICA, и добавляется расхождение запаздываний. Следует отметить, что схема 43 задержки запаздывания записи имеет такую же компоновку, как и схема 42 задержки запаздывания считывания.
Фиг. 11 представляет собой временную диаграмму, показывающую операцию переключения от считывания к записи в соответствии со сравнительным примером. Команды на Фиг. 11 поясняются следующим образом: А -команда активации, R - команда считывания, а W - команда записи. tWR представляет собой время восстановления записи. В этом сравнительном примере операция считывания и операция записи осуществляются раздельно.
R2W представляет собой время от команды считывания до команды записи и задается как
R2W=RL+tDQSCK+BL/2+1,
где RL - запаздывание считывания, BL - длина пакета данных, а tDQSCK - время доступа выходного DQS (строба данных) от CLK.
Фиг. 12 представляет собой временную диаграмму, показывающую операцию переключения от записи к считыванию в соответствии со сравнительным примером. W2R представляет собой время от команды записи до команды считывания и задается как
W2R=WL+1+BL/2+tWTR/tCK,
где WL - запаздывание записи, tWTR - внутренняя задержка команды переключения от записи к считыванию, tCK - тактовый цикл.
Фиг. 13 представляет собой временную диаграмму, показывающую операцию переключения от считывания к записи в соответствии с одним примером. В этом примере операция считывания и операция записи могут осуществляться параллельно. R2W задается как
R2W=RL-{WL-(BL/2+1)-tDQSCKmax/tCK}...(1)
Фиг. 14 представляет собой временную диаграмму, показывающую операцию переключения от записи к считыванию в соответствии с одним примером. W2R задается как
W2R=WL(@case A)+1+BL/2+tWTR/tCK...(2)
Сигнал, связанный со столбцом, используется как в операции считывания, так в и операции записи. В этом сравнительном примере, так как операция считывания и операция записи осуществляются раздельно, запаздывание считывания и запаздывание записи подвергаются операции «ИЛИ». С другой стороны, когда необходимо большое запаздывание, при котором запаздывание считывания и запаздывание записи перекрываются, как в этом примере, чтобы главным образом использовать управление расхождением запаздываний при считывании и записи, сигнал WTRDB, характеризующий состояние считывания и записи, также используется для управления схемой 40 задержки. В состоянии записи (операции записи) сигнал WTRDB установлен на высокий уровень. В состоянии считывания (операции считывания) сигнал WTRDB установлен на низкий уровень.
Фиг. 15 представляет собой вид, поясняющий R2W и W2R в множестве режимов. GAP_RL представляет собой значение, получаемое вычитанием RL в случае А из RL в случае В. GAP_WL представляет собой значение, получаемое вычитанием WL в случае А из WL в случае В.
Фиг. 16 представляет собой вид, поясняющий параметры tDQSCKmax/tCK и tWTR, когда меняется тактовый цикл tCK. Например, BL=4, а tCK=1,875. R2W вычисляется с использованием уравнения (1), а W2R вычисляется с использованием уравнения (2).
Фиг. 17 представляет собой вид, поясняющий минимальное (min) и максимальное (max) времена задержки сигнала WTRDB. Смещение (OFFSET), min и max задаются как
OFFSET=W2R-(|GAP_WL|-|GAP_RL|);
min=|GAP_RL|-OFFSET+1;
max=|GAP_RL|-1.
Чтобы получить min, расстояние от max вычисляется для нахождения min. Сигнал WTRDB формируется на основе сигнала считывания. По этой причине W2R является таким же, как в состоянии записи в вертикальном направлении. Так как GAP_RL и GAP_WL различны, разность вычитается из W2R. Значение смещения вычитается из GAP_RL, выступающего в качестве опорного значения. В этом случае значение равно +1, потому что GAP_RL также включено.
Чтобы получить max, когда выбрано состояние считывания, так как сигнал WTRDB формируется на основе сигнала считывания, было обнаружено, что запаздывание W2R совпадает с циклом сигнала WTRDB. По этой причине max равно |GAP_RL|. Тем не менее, это значение равно -1, принимая во внимание время передачи внутреннего сигнала.
Фиг. 18 представляет собой вид, поясняющий время задержки сигнала WTRDB. На Фиг. 18 абсцисса обозначает интервал команды, а ордината обозначает расхождение запаздываний (количество сдвиговых регистров). Время задержки сигнала WTRDB из опорного значения установлено в пределах диапазона между min и max на Фиг. 18. Это делает возможным обычное использование сигнала WTRDB в операции считывания и в операции записи за счет управления схемой 40 задержки для обеспечения расхождения, используя задержанный сигнал WTRDB, даже когда перекрываются запаздывание считывания и запаздывание записи.
[4. Пример схемной компоновки]
Далее будет описан подробный пример схемной компоновки. Фиг. 19 представляет собой блок-схему, показывающую пример схемной компоновки, включающей в себя сдвиговые регистры расхождения. NC на Фиг. 19 указывает на отсутствие соединения.
Схема-защелка 50 фиксирует сигнал от контактной площадки CA<3:0> команды/адреса. Схема-защелка 51 фиксирует сигнал от контактной площадки CA<4> команды/адреса. Схема-защелка 52 фиксирует сигнал выбора чипа от контактной площадки CSB выбора чипа. Схема-защелка 53 фиксирует сигнал от контактной площадки CA<9:5> команды/адреса. Выходы из схем-защелок 50-53 соединены с вводами схем 54-57 задержки расхождения соответственно. Сигналы ICARR, ICARF и ICAFF представляют собой сигналы, вводимые с соответствующих контактных площадок. Различны только времена, при которых схемами-защелками принимаются эти сигналы. Сигнал ICARRB представляет собой инвертированный сигнал от сигнала ICARR.
Декодер 58 команды декодирует команду записи и команду считывания, введенные из схемы-защелки 50, и генерирует сигналы EWT и ERT. Декодер 58 команды также декодирует команду записи и команду считывания, введенные из схемы 54 задержки расхождения, и генерирует сигналы GAP_EWT и GAP_ERT. Схема 59 генерации сигналов принимает сигналы от декодера 58 команды и генерирует сигналы WCLK_EN, RCLK_EN и FAST_WTRDB. Сигнал FAST_WTRDB генерируется с использованием сигналов EWT и ERT. Сигнал WCLK_EN генерируется с использованием сигнала GAP_EWT. Сигнал RCLK_EN генерируется с использованием сигнала GAP_ERT.
Тактовый генератор 60 генерирует различные виды тактовых сигналов. Фиг. 20 представляет собой принципиальную схему тактового генератора 60. Как показано на Фиг. 20, сигналы WCLK_EN и RCLK_EN подвергаются операции «ИЛИ» для получения сигнала EN_RW_CLK. Тактовый сигнал CLK и сигнал FAST_CS подвергаются операции «И» для получения тактового сигнала ICLKP3RB. Тактовый сигнал CLK и сигнал EN_RW_CLK подвергаются операции «И» для получения тактового сигнала ICLKP3RB_RW.
Схема 61 генерации сигналов принимает тактовые сигналы ICLKP3RB и ICLKP3FB и сигнал FAST_WTRDB и генерирует сигнал GAP_WTRDB. Схема 62 задержки расхождения принимает сигнал IMR2OPB<7:1> режима и сигнал GAP_WTRDB и генерирует сигнал CTRL, задерживая сигнал GAP_WTRDB на предопределенное время в соответствии с сигналом IMR2OPB<7:1> режима. Время, на которое задерживается сигнал GAP_WTRDB, определяется на основании Фиг. 18. Схема 62 задержки расхождения сформирована из множества сдвиговых регистров, соединенных последовательно.
Следует отметить, что на Фиг. 19 схемы-защелки 50-53 и схемы 54-57 задержки расхождения включены, например, в интерфейс 13, показанный на Фиг. 1. Декодер 58 команды, схемы 59 и 61 генерации сигналов и схема 62 задержки расхождения включены, например, в управляющую схему 25, показанную на Фиг. 2. Тактовый генератор 60 включен, например, в тактовый генератор 28, показанный на Фиг. 2.
Фиг. 21 представляет собой принципиальную схему для схемы 54 задержки расхождения, показанной на Фиг. 19. Схема 54 задержки расхождения включает в себя три набора сдвиговых регистров. Каждый набор имеет такую же компоновку, как и в основной схеме 40 задержки, показанной на Фиг. 7. Каждый набор включает в себя столько сдвиговых регистров, каково максимальное число расхождений. Схемы 55-57 задержки расхождения также имеют такую же компоновку, как и схема 54 задержки расхождения.
Фиг. 22 представляет собой вид, поясняющий назначение ICA для сигнала, связанного со строкой. Фиг. 23 представляет собой вид, поясняющий назначение ICA для сигнала, связанного со столбцом. CMD является командой, а MR - регистром режима. OP<7:0> MRW сигнала указывает опцию записи регистра режима. С1 является сигналом, используемым для изменения порядка сигналов.
Как и сигнал, связанный со строкой на Фиг. 22, сигнал контактной площадки <9:0> команды/адреса используется без использования сдвиговых регистров расхождения. Сигнал, связанный со столбцом, показанный на Фиг. 23, представляет собой сигнал, задержанный на время задержки сдвиговых регистров расхождения. Как описано выше, в этом варианте осуществления операцией в отношении сигнала, связанного со строкой, управляют с использованием исходного сигнала (сигнала, который не прошел через схему задержки расхождения). С другой стороны, операцией в отношении сигнала, связанного со столбцом, управляют с использованием сигнала, задержанного схемой задержки расхождения.
Фиг. 24 представляет собой вид, поясняющий последовательность операций в соответствии с одним примером. Фиг. 24 иллюстрирует один набор схемы 40 задержки, содержащейся в схеме 54 или 55 задержки расхождения.
Когда сигнал FAST_CS утверждается, тактовый генератор 60 генерирует тактовые сигналы ICLKP3RB и ICLKP3FB (этап S1). Сигнал FAST_CS утверждается, когда сигнал CSB выбора чипа утвержден. Сдвиговые регистры SR1 и SR2 функционируют в соответствии с тактовыми сигналами ICLKP3RB и ICLKP3FB и задерживают сигнал СА на 2 tCK (этап S2).
Далее декодер 58 команды декодирует команду (этап S3). Схема 59 генерации сигналов генерирует сигналы WCLK_EN, RCLK_EN и FAST_WTRDB (этап S4). Сигнал WCLK_EN утвержден, когда сигнал GAP_EWT утвержден. Сигнал RCLK_EN утвержден, когда сигнал RCLK_EN утвержден. Далее тактовый генератор 60 генерирует тактовые сигналы ICLKP3RB_RW и ICLKP3FB_RW, когда сигнал WCLK_EN или RCLK_EN утвержден (этап S5).
Сдвиговые регистры SR3-SR21 функционируют в соответствии с тактовыми сигналами ICLKP3RB_RW и ICLKP3FB_RW и задерживают сигнал на предопределенное время (этап S6). В этом варианте осуществления два вида тактовых сигналов ICLKP3RB и ICLKP3RB_RW подаются в схему 40 задержки. Сдвиговые регистры SR3-SR21 осуществляют функционирование перед сдвиговыми регистрами SR1 и SR2. Это делает возможным обеспечить запас времени настройки сдвигового регистра SR1 на первом каскаде.
После этого схема 62 задержки расхождения генерирует CTRL (этап S7). Мультиплексор MUX активирует канал запаздывания расхождения, созданного сдвиговыми регистрами SR1-SR21, когда утвержден сигнал CTRL. Мультиплексор 41 выбирает канал мультиплексора MUX, когда сигнал PREACT=L (случай B). Мультиплексор 41 выводит через буфер сигнал GAP_CA, запаздывание для которого добавлено сдвиговыми регистрами расхождения.
[5. Схемное расположение сдвиговых регистров]
Далее будет описан пример компоновки в отношении схемного расположения сдвиговых регистров расхождения, когда спецификации обоих случаев А и В реализованы в полупроводниковом запоминающем устройстве 10. У случая А и случая В разные запаздывания.
Фиг. 25 представляет собой схематический вид, поясняющий схемное расположение сдвиговых регистров SR согласно сравнительному примеру. Например, сигналы CBANKT и AYP16 отправляются от модуля М1 к модулю М2. Сдвиговые регистры SR расхождения вставлены после асинхронной задержки. Сигнал AYP16 в случае А имеет время задержки, отличное от времени задержки сигнала CBANKT. Разница времен задержки указывает запас времени настройки модуля М2.
Так как сигнал AYP16 в случае В и сигнал CBANKT в случае В отрегулированы тактовым сигналом FCLKD на последнем каскаде модуля М2, потеря, соответствующая расхождению асинхронной задержки, возникает во времени задержки. Следовательно, в модуле М2 запас времени настройки схемы-защелки на первом каскаде снижается.
Фиг. 26 представляет собой схематический вид, поясняющий схемное расположение сдвиговых регистров SR согласно одному примеру. Мультиплексор и сдвиговые регистры расхождения, выполненные с возможностью регулировки запаздываний множества сигналов, ICARR, ICARF и ICAFF, скомпонованы вместе рядом с контактной площадкой CA команды/адреса. Можно управлять сдвиговыми регистрами расхождения, используя тактовый сигнал, отличный от тактового сигнала FCLKD. Это может улучшить запас времени настройки.
[6. Эффекты]
Когда необходимо большое запаздывание, создается опорное запаздывание, и схема задержки (включающая в себя множество сдвиговых регистров), выполненная с возможностью создавать запаздывание, соответствующее расхождению от опорного запаздывания, скомпонована рядом с контактной площадкой СА (каскад перед декодером команды). Это делает возможным уменьшение количества сдвиговых регистров, используемых для запаздывания на всем чипе.
Когда сигнал WTRDB, характеризующий состояние считывания и записи, аналогичным образом задерживается схемой задержки, может обычно использоваться запаздывание, соответствующее расхождению между считыванием и записью. Это делает возможным дальнейшее уменьшение количества сдвиговых регистров, используемых для запаздывания.
[Второй вариант осуществления]
Сначала будет описано назначение команды/адреса. Фиг. 27 представляет собой вид, поясняющий назначение команды/адреса относительно команды активации. Фиг. 28 представляет собой вид, поясняющий назначение команды/адреса относительно команды считывания/записи.
Как показано на Фиг. 27 и Фиг. 28, стрелки в столбце тактового сигнала CLK обозначают нарастающий фронт и спадающий фронт тактового сигнала. CA0-CA9 обозначают команды и адреса, вводимые с контактной площадки команды/адреса (линии передачи команд/адресов). Адрес BA блока памяти, который обозначает некоторый блок памяти, включает в себя, например, 3 бита (BA0-BA2). Адрес R строки включает в себя, например, 18 битов (R0-R17). Из битов R0-R17 полного адреса строки первый адрес строки (часть полного адреса строки), вводимый вместе с командой активации, включает в себя, например, младшие биты R0-R13. Из битов R0-R17 полного адреса строки второй адрес строки (оставшаяся часть полного адреса строки), вводимый вместе с командой считывания/записи, включает в себя, например, старшие биты R14-R17. Адрес С столбца включает в себя, например, 7 битов (C1-C7).
Как показано на Фиг. 27, операция активации характеризуется нарастающим фронтом и спадающим фронтом тактового сигнала CLK, когда введена команда активации. Команда активации утверждает сигнал CS выбора чипа и определяется с использованием CA0=L и CA1=H при нарастающем фронте тактового сигнала CLK. При нарастающем фронте тактового сигнала CLK биты R8-R12 адреса строки вводятся с контактных площадок CA2-CA6, а биты BA0-BA2 адреса блока памяти вводятся с контактных площадок CA7-CA9. При спадающем фронте тактового сигнала CLK биты R0-R7 и R13 адреса строки вводятся с контактных площадок CA0-CA8. "X" обозначает "не важно".
Как показано на Фиг. 28, операция считывания/записи характеризуется нарастающим фронтом тактового сигнала CLK, когда введена команда считывания/записи, а операция постактивации характеризуется спадающим фронтом тактового сигнала CLK. Другими словами, команда считывания/записи может задавать операцию считывания/записи и операцию постактивации. Команда считывания утверждает сигнал CS выбора чипа и определяется с использованием CA0=H, CA1=L и CA2=L при нарастающем фронте тактового сигнала CLK. Команда записи утверждает сигнал CS выбора чипа и определяется с использованием CA0=H, CA1=L и CA2=H при нарастающем фронте тактового сигнала CLK.
В операции считывания/записи биты С1 и С2 адреса столбца вводятся с контактных площадок СА5 и СА6, а биты ВА0-ВА2 адреса блока памяти вводятся с контактных площадок СА7-СА9.
В операции постактивации биты С3-С7 адреса столбца вводятся с контактных площадок СА1-СА7, а старшие биты R14-R17 адреса строки вводятся с контактных площадок СА6-СА9. На Фиг. 28 "RFU" обозначает "зарезервировано для будущего использования", а "AP" - флаг, который определяет предварительную автозарядку.
Фиг. 29 представляет собой блок-схему, показывающую компоновку сдвиговых регистров в соответствии со сравнительным примером. Следует отметить, что Фиг. 29 показывает детали части, относящейся к контактной площадке CA<9:4> команды/адреса.
Схемы 57-5-57-9 задержки соединены со схемами-защелками 53-5-53-9 для контактных площадок CA<5>-CA<9> команды/адреса. В операции считывания/записи каждая из схем 57-5-57-9 задержки обрабатывает только один сигнал, GAP_ICARF.
Фиг. 30 представляет собой блок-схему, показывающую компоновку сдвиговых регистров в соответствии с одним примером. В этом примере схемы задержки для сигнала GAP_ICARF<9:6> объединены среди контактных площадок CA<5>-CA<9> команды/адреса. Объединенная схема 57-6 задержки включает в себя четыре набора сдвиговых регистров для сигнала GAP_ICARF<9:6>.
В соответствии со вторым вариантом осуществления, так как необязательные сдвиговые регистры могут быть устранены, площадь схемы задержки запаздывания может быть уменьшена.
[Третий вариант осуществления]
Когда полупроводниковое запоминающее устройство 10 включает в себя схему выравнивания для запаздывания, причем схему выравнивания нужно включать в каждую схему задержки запаздывания в компоновке сравнительного примера, показанного на Фиг. 8.
Фиг. 31 представляет собой принципиальную схему для схемы 40 задержки в соответствии с третьим вариантом осуществления. Как описано в первом варианте осуществления, схемы 40 задержки для расхождения скомпонованы вместе рядом с контактной площадкой CA<9:0> команды/адреса. Схема 40 задержки включает в себя схему 70 выравнивания. Схема 70 выравнивания обладает функцией настройки характеристик (например, запаздывания) полупроводникового запоминающего устройства 10.
В соответствии с третьим вариантом осуществления, так как множество схем выравнивания не требуется рассредоточивать, число схем выравнивания может быть уменьшено. Поэтому можно уменьшить площадь полупроводникового запоминающего устройства 10.
[Четвертый вариант осуществления]
В четвертом варианте осуществления будет описан способ возврата к внутреннему времени. Как показано на Фиг. 9 и описано в первом варианте осуществления, R2W (время от команды считывания до команды записи) и W2R (время от команды записи до команды считывания) меняются между случаем А и случаем В. Следовательно, время в случаях А-В предпочтительно регулируется в соответствии со случаем А.
В течение случая В R2W (время от команды считывания до команды записи) и W2R (время от команды записи до команды считывания) регулируются следующим образом:
R2W=RL-{WL-(BL/2+1)-tDQSCKmax/tCK}+(|GAP_WL|-|GAP_RL|);
W2R=WL(@case A)+1+BL/2+tWTR/tCK+(|GAP_WL|-|GAP_RL|).
Запаздывания, вычисляемые с помощью этих уравнений, осуществляются с использованием сдвиговых регистров. Это делает возможным осуществление возврата к внутреннему времени в случае В.
В качестве способа возврата к внутреннему времени можно установить одинаковое значение для запаздывания считывания расхождения и запаздывания записи расхождения. Фиг. 32 представляет собой вид, поясняющий запаздывания. Запаздывание GAP_RL считывания расхождения и запаздывание GAP_WL записи расхождения установлены в одинаковое значение. Это устраняет необходимость различать запаздывание расхождения между считыванием и записью. Поэтому можно управлять схемой 40 задержки без использования сигнала WTRDB, характеризующего состояние считывания и записи.
Следует отметить, что MRAM, описанная в вышеуказанных вариантах осуществления, может быть магниторезистивным оперативным запоминающим устройством с технологией переноса спинового момента (STT MRAM).
В вышеуказанных вариантах осуществления MRAM, использующая магниторезистивный элемент, служило примером полупроводникового запоминающего устройства. Тем не менее, настоящее изобретение этим не ограничивается и применимо к различным видам полупроводниковых запоминающих устройств вне зависимости от того, являются ли они энергозависимой памятью или энергонезависимой памятью. Настоящее изобретение также применимо к резистивным запоминающим устройствам, похожим на MRAM, например ReRAM (резистивная память с произвольным доступом) или PCRAM (оперативная память с изменением фазовых состояний).
Хотя были описаны конкретные варианты осуществления, эти варианты осуществления были представлены только в качестве примера и не предназначены для ограничения объема изобретений. В действительности, новые варианты осуществления, описанные в данном документе, могут быть воплощены во множестве других форм; кроме того, различные исключения, замены и изменения в форме вариантов осуществления, описанных в данном документе, могут быть сделаны без отступления от сущности изобретений. Приложенная формула изобретения и ее эквиваленты предназначены для охвата таких форм или модификаций, какие будут подпадать под объем и сущность изобретений.

Claims (36)

1. Полупроводниковое запоминающее устройство, способное исполнять первый режим с первым запаздыванием и второй режим со вторым запаздыванием, большим, чем первое запаздывание, содержащее:
блок контактных площадок, выполненный с возможностью принимать извне адрес и команду;
первую схему задержки, выполненную с возможностью задерживать адрес на время, соответствующее первому запаздыванию;
вторую схему задержки, включающую в себя сдвиговые регистры, соединенные последовательно и выполненные с возможностью задерживать адрес на время, соответствующее разнице между первым запаздыванием и вторым запаздыванием; и
контроллер, выполненный с возможностью использовать первую схему задержки и вторую схему задержки при исполнении второго режима,
причем первый режим и второй режим являются операциями записи или операциями считывания, и
контроллер способен исполнять один из первого режима и второго режима.
2. Устройство по п. 1, в котором контроллер обходит вторую схему задержки при исполнении первого режима.
3. Устройство по п. 1, дополнительно содержащее:
схему генерации сигналов, выполненную с возможностью генерации управляющего сигнала для идентификации операции считывания в соответствии с командой считывания и операции записи в соответствии с командой записи; и
третью схему задержки, выполненную с возможностью задержки управляющего сигнала на предопределенное время,
при этом контроллер управляет второй схемой задержки с использованием задержанного управляющего сигнала.
4. Устройство по п. 1, дополнительно содержащее тактовый генератор, выполненный с возможностью генерировать первый тактовый сигнал и второй тактовый сигнал, который запускается в более поздний момент времени, чем первый тактовый сигнал,
при этом сдвиговые регистры разделены на предшествующую часть каскада и последующую часть каскада,
упомянутая предшествующая часть каскада начинает операцию в ответ на первый тактовый сигнал и
упомянутая последующая часть каскада начинает операцию в ответ на второй тактовый сигнал.
5. Устройство по п. 4, в котором
первый тактовый сигнал запускается после приема сигнала разрешения чипа и
второй тактовый сигнал запускается после приема одной из команды считывания и команды записи.
6. Устройство по п. 1, в котором
контроллер раздельно управляет адресом строки и адресом столбца,
адрес строки обходит вторую схему задержки и
адрес столбца задерживается второй схемой задержки.
7. Устройство по п. 1, в котором контроллер
управляет операцией с использованием адреса строки, основываясь на команде, введенной в блок контактных площадок, и
управляет операцией с использованием адреса столбца, основываясь на команде, задержанной второй схемой задержки.
8. Устройство по п. 1, в котором
блок контактных площадок содержит первую контактную площадку и вторую контактную площадку и
схема задержки для первой контактной площадки и схема задержки для второй площадки скомпонованы вместе.
9. Устройство по п. 1, в котором
каждое из первого запаздывания и второго запаздывания имеет запаздывание считывания в операции считывания и запаздывание записи в операции записи и
вторая схема задержки устанавливает такое же время задержки, как и запаздывание считывания и запаздывание записи.
10. Устройство по п. 1, в котором вторая схема задержки содержит схему выравнивания.
11. Устройство по п. 1, дополнительно содержащее массив ячеек памяти, выполненный с возможностью хранить данные,
при этом массив ячеек памяти сформирован из MRAM.
12. Устройство по п. 1, при этом полупроводниковое запоминающее устройство содержит магниторезистивное оперативное запоминающее устройство с технологией переноса спинового момента (STT MRAM).
RU2016107392A 2013-09-04 2014-07-29 Полупроводниковое запоминающее устройство RU2641478C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361873800P 2013-09-04 2013-09-04
US61/873,800 2013-09-04
US14/201,686 US9171600B2 (en) 2013-09-04 2014-03-07 Semiconductor memory device
US14/201,686 2014-03-07
PCT/JP2014/070417 WO2015033718A1 (en) 2013-09-04 2014-07-29 Semiconductor memory device

Publications (2)

Publication Number Publication Date
RU2016107392A RU2016107392A (ru) 2017-10-09
RU2641478C2 true RU2641478C2 (ru) 2018-01-17

Family

ID=52583062

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016107392A RU2641478C2 (ru) 2013-09-04 2014-07-29 Полупроводниковое запоминающее устройство

Country Status (5)

Country Link
US (3) US9171600B2 (ru)
CN (2) CN109147838B (ru)
RU (1) RU2641478C2 (ru)
TW (1) TWI549125B (ru)
WO (1) WO2015033718A1 (ru)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN107526857B (zh) * 2016-06-22 2021-04-23 中芯国际集成电路制造（天津）有限公司 Eeprom单元仿真模型以及eeprom阵列仿真模型
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
US10163474B2 (en) 2016-09-22 2018-12-25 Qualcomm Incorporated Apparatus and method of clock shaping for memory
KR20190102929A (ko) * 2018-02-27 2019-09-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11152043B2 (en) * 2019-03-12 2021-10-19 SK Hynix Inc. Semiconductor apparatus capable of controlling the timing of data and control signals related to data input/output
FR3102268B1 (fr) * 2019-10-18 2023-03-10 St Microelectronics Rousset Procédé d’authentification d’un circuit sur puce et système sur puce associé
US11797186B2 (en) * 2019-12-20 2023-10-24 Micron Technology, Inc. Latency offset for frame-based communications
US11282566B2 (en) * 2020-01-15 2022-03-22 Micron Technology, Inc. Apparatuses and methods for delay control
CN111510509B (zh) * 2020-06-15 2020-12-08 佛山市睿宝智能科技有限公司 针织机选针器的数据通讯方法、存储介质和针织机
KR20210158571A (ko) 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 레이턴시 설정 회로를 포함하는 반도체 메모리 장치
KR20220015218A (ko) 2020-07-30 2022-02-08 에스케이하이닉스 주식회사 오토프리차지동작을 수행하는 전자장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2156506C2 (ru) * 1993-04-27 2000-09-20 Самсунг Электроникс Ко., Лтд. Полупроводниковая память
US20100157702A1 (en) * 2008-12-19 2010-06-24 Samsung Electronics Co., Ltd. Semiconductor memory device adopting improved local input/output line precharging scheme
US20100157717A1 (en) * 2008-12-22 2010-06-24 Kyong Ha Lee Semiconductor integrated circuit capable of controlling read command
US20110193609A1 (en) * 2010-02-08 2011-08-11 Qualcomm Incorporated Voltage Level Shifter with Dynamic Circuit Structure having Discharge Delay Tracking
US20110291712A1 (en) * 2010-05-25 2011-12-01 Mitsubishi Electric Corporation Scanning-line drive circuit
US20120254650A1 (en) * 2011-03-29 2012-10-04 Hynix Semiconductor Inc. Semiconductor memory apparatus

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209542B1 (ko) * 1995-08-31 1999-07-15 니시무로 타이죠 스태틱형 랜덤 억세스 메모리
JP2907081B2 (ja) 1995-09-26 1999-06-21 日本電気株式会社 半導体記憶装置
JP3789173B2 (ja) * 1996-07-22 2006-06-21 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置のアクセス方法
KR100351889B1 (ko) 1998-11-13 2002-11-18 주식회사 하이닉스반도체 카스(cas)레이턴시(latency) 제어 회로
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
KR100425472B1 (ko) 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법
JP2003263891A (ja) 2002-03-11 2003-09-19 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6944091B2 (en) 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
KR100625296B1 (ko) 2004-12-30 2006-09-19 주식회사 하이닉스반도체 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법
KR100632626B1 (ko) * 2005-10-14 2006-10-09 주식회사 하이닉스반도체 데이터 입출력 동작시 소비 전류를 감소시키는 클럭 제어회로와 이를 포함하는 반도체 메모리 장치 및 그 데이터입출력 동작 방법
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
JP4708389B2 (ja) 2007-05-14 2011-06-22 富士通セミコンダクター株式会社 クロック同期型メモリ装置及びそのスケジューラ回路
KR100884604B1 (ko) * 2007-09-04 2009-02-19 주식회사 하이닉스반도체 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법
JP5228472B2 (ja) * 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7729182B2 (en) * 2008-09-03 2010-06-01 Micron Technology, Inc. Systems and methods for issuing address and data signals to a memory array
KR101153795B1 (ko) * 2009-12-24 2012-06-13 에스케이하이닉스 주식회사 반도체 회로 장치
US8395950B2 (en) * 2010-10-15 2013-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having a clock skew generator
JP2012108979A (ja) 2010-11-17 2012-06-07 Elpida Memory Inc 半導体装置
KR20120119348A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 지연회로 및 메모리의 레이턴시 제어회로 및 신호 지연 방법
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2156506C2 (ru) * 1993-04-27 2000-09-20 Самсунг Электроникс Ко., Лтд. Полупроводниковая память
US20100157702A1 (en) * 2008-12-19 2010-06-24 Samsung Electronics Co., Ltd. Semiconductor memory device adopting improved local input/output line precharging scheme
US20100157717A1 (en) * 2008-12-22 2010-06-24 Kyong Ha Lee Semiconductor integrated circuit capable of controlling read command
US20110193609A1 (en) * 2010-02-08 2011-08-11 Qualcomm Incorporated Voltage Level Shifter with Dynamic Circuit Structure having Discharge Delay Tracking
US20110291712A1 (en) * 2010-05-25 2011-12-01 Mitsubishi Electric Corporation Scanning-line drive circuit
US20120254650A1 (en) * 2011-03-29 2012-10-04 Hynix Semiconductor Inc. Semiconductor memory apparatus

Also Published As

Publication number Publication date
CN109147838B (zh) 2022-05-03
TW201523602A (zh) 2015-06-16
CN105684088A (zh) 2016-06-15
CN109147838A (zh) 2019-01-04
WO2015033718A1 (en) 2015-03-12
TWI549125B (zh) 2016-09-11
US9530480B2 (en) 2016-12-27
US20160012875A1 (en) 2016-01-14
CN105684088B (zh) 2018-09-18
US20150063017A1 (en) 2015-03-05
US20170084325A1 (en) 2017-03-23
RU2016107392A (ru) 2017-10-09
US9805781B2 (en) 2017-10-31
US9171600B2 (en) 2015-10-27

Similar Documents

Publication Publication Date Title
RU2641478C2 (ru) Полупроводниковое запоминающее устройство
US10803917B2 (en) Semiconductor storage device
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
US9633705B2 (en) Semiconductor memory device, memory system and access method to semiconductor memory device
US7813211B2 (en) Semiconductor memory device
US20140063977A1 (en) Semiconductor memory device
US9607667B1 (en) Memory device and electronic apparatus including the same
US9368175B2 (en) Semiconductor memory device receiving multiple commands simultaneously and memory system including the same
JP2016517125A (ja) 不揮発性ランダムアクセスメモリ
US9460767B2 (en) Semiconductor memory device
US20170365326A1 (en) Memory device with improved latency and operating method thereof
US9721633B2 (en) Semiconductor memory device with address latch circuit
KR100968443B1 (ko) 반도체 메모리 장치
JP2009289305A (ja) 半導体メモリ、半導体メモリのデータ読み出し方法およびメモリ制御システム

Legal Events

Date Code Title Description
HZ9A Changing address for correspondence with an applicant