CN107526857B - Eeprom单元仿真模型以及eeprom阵列仿真模型 - Google Patents

Abstract

本发明揭示了一种EEPROM单元仿真模型，包括：状态判断单元，分别连接一位线、一字线和一栅极线，根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，输出控制信号；可变电阻单元，所述可变电阻单元的一端连接所述位线，所述可变电阻单元的另一端连接一源极线，所述可变电阻单元接收所述控制信号，并根据所述控制信号调整所述可变电阻单元的电阻值。本发明还揭示了一种EEPROM阵列仿真模型。本发明提供的EEPROM单元仿真模型可以同时进行功能时序验证和数据验证。

Description

EEPROM单元仿真模型以及EEPROM阵列仿真模型

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种EEPROM单元仿真模型以及EEPROM阵列仿真模型。

背景技术

电可擦可编程只读存储器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)是以字节为最小修改单位、电可擦写的半导体存储设备。在开发、设计和调试EEPROM的过程中，需要对EEPROM的功能进行仿真验证。针对EEPROM功能的仿真验证可以采用能够代替实际EEPROM硬件功能的EEPROM单元仿真模型(即虚拟的EEPROM)来进行，具体可以通过生成测试代码(testbench)，使用仿真软件(如NC_verilog软件或modelsim软件)来实现。

现有技术中，EEPROM单元仿真模型完全按照实际EEPROM建立，即EEPROM单元仿真模型中的最小存储单元模型与实际EEPROM的最小存储单元相同，且最小存储单元模型的阵列方式与实际最小存储单元的阵列方式亦相同。然而，在现有技术的EEPROM单元仿真模型进行全片仿真验证时，功能时序验证和数据验证需分开进行，连贯性差。

发明内容

本发明的目的在于，提供一种EEPROM单元仿真模型以及EEPROM阵列仿真模型，可以同时进行功能时序验证和数据验证，加速模拟验证，改善模拟验证的流畅性。

为解决上述技术问题，本发明提供一种EEPROM单元仿真模型，包括：

状态判断单元，分别连接一位线、一字线和一栅极线，根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，输出控制信号；

可变电阻单元，所述可变电阻单元的一端连接所述位线，所述可变电阻单元的另一端连接一源极线，所述可变电阻单元接收所述控制信号，并根据所述控制信号调整所述可变电阻单元的电阻值。

进一步的，所述状态判断单元包括：

位线比较单元，连接所述位线，将所述位线的输入电压与三个位线固定电压进行比较，并输出位线比较信号；

字线比较单元，连接所述字线，将所述字线的输入电压与三个字线固定电压进行比较，并输出字线比较信号；

栅极线比较单元，连接所述栅极线，将所述栅极线的输入电压与三个栅极线固定电压进行比较，并输出栅极线比较信号；

判断单元，分别接收所述位线比较信号、字线比较信号、栅极线比较信号，根据所述位线比较信号、字线比较信号、栅极线比较信号，输出所述控制信号。

进一步的，所述位线比较单元包括第一位线比较器、第二位线比较器和第三位线比较器，所述第一位线比较器将所述位线的输入电压与一第一位线固定电压进行比较，并发出一第一位线比较信号；所述第二位线比较器将所述位线的输入电压与一第二位线固定电压进行比较，并发出一第二位线比较信号；所述第三位线比较器将所述位线的输入电压与一第三位线固定电压进行比较，并发出一第三位线比较信号。

进一步的，所述字线比较单元包括第一字线比较器、第二字线比较器和第三字线比较器，所述第一字线比较器将所述字线的输入电压与一第一字线固定电压进行比较，并发出一第一字线比较信号；所述第二字线比较器将所述字线的输入电压与一第二字线固定电压进行比较，并发出一第二字线比较信号；所述第三字线比较器将所述字线的输入电压与一第三字线固定电压进行比较，并发出一第三字线比较信号。

进一步的，所述源极线比较单元包括第一源极线比较器、第二源极线比较器和第三源极线比较器，所述第一源极线比较器将所述源极线的输入电压与一第一源极线固定电压进行比较，并发出一第一源极线比较信号；所述第二源极线比较器将所述源极线的输入电压与一第二源极线固定电压进行比较，并发出一第二源极线比较信号；所述第三源极线比较器将所述源极线的输入电压与一第三源极线固定电压进行比较，并发出一第三源极线比较信号。

进一步的，所述判断单元包括第一与门、第二与门和第三与门，所述第一与门的输入端分别接收所述第一位线比较信号、第三字线比较信号和第三源极线比较信号，所述第二与门的输入端分别接收所述第三位线比较信号、第三字线比较信号和第一源极线比较信号，所述第三与门的输入端分别接收所述第二位线比较信号、第一字线比较信号、第二字线比较信号和第二源极线比较信号，所述第一与门、第二与门和第三与门的输出端分别连接所述可变电阻单元。

进一步的，所述可变电阻单元包括第一电阻、第二电阻和第三电阻，所述第一电阻与一第一开关单元串联为第一支路，所述第二电阻与一第二开关单元串联为第二支路，所述第三电阻与一第三开关单元串联为第三支路，所述第一支路、第二支路和第三支路并联于所述位线和源极线之间，所述第一与门的输出端连接所述第一开关单元以控制所述第一支路的导通状态，所述第二与门的输出端连接所述第二开关单元以控制所述第二支路的导通状态，所述第三与门的输出端连接所述第三开关单元以控制所述第三支路的导通状态。

进一步的，所述第一开关单元为第一晶体管，所述第一晶体管的源极连接所述位线，所述第一晶体管的漏极连接所述第一电阻，所述第一晶体管的栅极连接所述第一与门的输出端。

进一步的，所述第二开关单元为第二晶体管，所述第二晶体管的源极连接所述位线，所述第二晶体管的漏极连接所述第二电阻，所述第二晶体管的栅极连接所述第二与门的输出端。

进一步的，所述第三开关单元为第三晶体管，所述第三晶体管的源极连接所述位线，所述第三晶体管的漏极连接所述第三电阻，所述第三晶体管的栅极连接所述第三与门的输出端。

进一步的，所述EEPROM单元仿真模型还包括第一延迟单元、第二延迟单元、第四与门、第五与门和第六与门，所述第一延迟单元的输入端连接所述第一与门的输出端，所述第一延迟单元的输出端连接所述第四与门的第一输入端；所述第二延迟单元的输入端连接所述第六与门的输出端，所述第二延迟单元的输出端连接所述第五与门的第一输入端；所述第四与门的第二输入端连接第三与门的输出端，所述第四与门的输出端连接所述第一开关单元；所述第六与门的第一输入端连接第二与门的输出端，所述第六与门的第二输入端连接第四与门的第一输入端；所述第五与门的第二输入端连接第三与门的输入端，所述第五与门的输出端连接所述第二开关单元。

进一步的，所述第一延迟单元包括第一缓冲器、第一D触发器和第一延迟元件，所述第一缓冲器的输入端连接所述第一与门的输出端以及所述第一D触发器的C端，所述第一缓冲器的输出端连接所述第一D触发器的D端，所述第一D触发器的Q端连接所述第一延迟元件的输入端，所述第一延迟元件的输出端连接第四与门的第一输入端。

进一步的，所述第二延迟单元包括第二缓冲器、第二D触发器和第二延迟元件，所述第二缓冲器的输入端连接所述第六与门的输出端以及所述第二D触发器的C端，所述第二缓冲器的输出端连接所述第二D触发器的D端，所述第二D触发器的Q端连接所述第二延迟元件的输入端，所述第二延迟元件的输出端连接第五与门的第一输入端。

进一步的，所述EEPROM单元仿真模型还包括第一计数器、第二计数器、第七与门、第一非门、第八与门、第二非门、第一或门和第二或门；

所述第七与门的第一输入端连接所述第一与门的输出端，所述第七与门的第二输入端连接所述第一延迟单元的输出端，所述第一非门的输入端连接所述第七与门的输出端，所述第一非门的输出端连接第一或门的第一输入端，所述第一或门的第二输入端连接所述第五与门的第一输入端，所述第一或门的输出端连接所述第一计数器的第一输入端，所述第一计数器的第二输入端连接所述第一延迟单元的输出端；

所述第八与门的第一输入端连接所述第六与门的输出端，所述第八与门的第二输入端连接所述第二延迟单元的输出端，所述第二非门的输入端连接所述第八与门的输出端，所述第二非门的输出端连接第二或门的第一输入端，所述第二或门的第二输入端连接所述第四与门的第一输入端，所述第二或门的输出端连接所述第二计数器的第一输入端，所述第二计数器的第二输入端连接所述第二延迟单元的输出端。

进一步的，所述第一计数器包括第三缓冲器、第三D触发器、第四缓冲器、第四D触发器；所述第三缓冲器的输入端连接所述第一延迟单元的输出端，所述第三缓冲器的输出端连接所述第三D触发器的D端，所述第三D触发器的C端连接所述第一延迟单元的输出端，所述第三D触发器的Q端连接所述第三缓冲器的输入端；所述第四缓冲器的输入端连接所述第一延迟单元的输出端，所述第四缓冲器的输出端连接所述第四D触发器的D端，所述第四D触发器的C端连接所述第一延迟单元的输出端，所述第四D触发器的Q端连接所述第四与门的第一输入端，所述第一或门的输出端连接所述第四D触发器的CP端。

进一步的，所述第二计数器包括第五缓冲器、第五D触发器、第六缓冲器、第六D触发器；所述第五缓冲器的输入端连接所述第二延迟单元的输出端，所述第五缓冲器的输出端连接所述第五D触发器的D端，所述第五D触发器的C端连接所述第二延迟单元的输出端，所述第五D触发器的Q端连接所述第五缓冲器的输入端；所述第六缓冲器的输入端连接所述第二延迟单元的输出端，所述第六缓冲器的输出端连接所述第六D触发器的D端，所述第六D触发器的C端连接所述第二延迟单元的输出端，所述第六D触发器的Q端连接所述第五与门的第一输入端，所述第二或门的输出端连接所述第六D触发器的CP端。

进一步的，所述第一电阻、第二电阻和第三电阻均为可变电阻，所述第一计数器、第二计数器根据计数结果控制所述第一电阻、第二电阻和第三电阻的电阻值。

进一步的，本发明还提供一种EEPROM阵列仿真模型，包括多个EEPROM单元仿真模型的阵列，所述EEPROM单元为如上任意一项所述的EEPROM单元仿真模型；同一行的所述EEPROM单元共用同一条字线，同一列的所述EEPROM单元共用同一条栅极线和同一条位线，每两相邻行的所述EEPROM单元共用同一条源极线。

与现有技术相比，本发明提供的EEPROM单元仿真模型以及EEPROM阵列仿真模型具有以下优点：

在本发明提供的EEPROM单元仿真模型中，所述EEPROM单元仿真模型包括状态判断单元和可变电阻单元，所述状态判断单元分别连接一位线、一字线和一栅极线，所述状态判断单元对根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，判断所述EEPROM阵列所处的状态(包括空闲状态、擦状态、写状态以及读状态)，所述状态判断单元输出控制信号，以控制所述可变电阻单元的接入电阻值的大小，以控制所述位线和源极线之间的电流(EEPROM的内部电流)，可以同时关注EEPROM单元内部信号的逻辑变化，并可以关注数据单元的反馈，所以可以同时进行数据验证和功能时序验证。

附图说明

图1为本发明中一实施例的EEPROM单元仿真模型的结构示意图；

图2为本发明中一实施例的EEPROM单元仿真模型的五端器件示意图；

图3为本发明中一实施例的EEPROM单元仿真模型的等效电路示意图；

图4为本发明中一实施例的EEPROM阵列仿真模型的等效电路示意图；

图5为本发明中一实施例的EEPROM阵列仿真模型在进行验证时各端的信号变化示意图；

图6为原有的EEPROM阵列仿真模型的网表仿真验证的波形图；

图7为本发明中一实施例的EEPROM阵列仿真模型的网表仿真验证的波形图。

具体实施方式

现有技术中的EEPROM单元仿真模型进行全片仿真验证时，功能时序验证和数据验证需分开进行。发明人对现有技术研究发现，现有的EEPROM单元仿真模型的单管网表定义有两种模型，分别为P型以及E型，相对应为0单元和1单元。在进行全片仿真验证时，因为储存单元无法根据电压以及外部输入信号的变换自动更改内部存储数据，所以两者往往分开验证，并不是在同一仿真过程中完全覆盖。在进行功能模块的功能时序验证时，通常只关注内部重要信号的逻辑变化，暂时忽略对数据单元的反馈，而在进行数据验证时，则相反。因此，功能时序验证以及数据验证往往分开验证。

发明人进一步研究发现，真实的EEPROM晶体管在不同的状态下(包括空闲状态、擦状态、写状态以及读状态)，其内部的电阻值是变化的，所以在现有的EEPROM单元仿真模型的单管网表中定义有两种模型。如果能够在EEPROM单元仿真模型内部设置可变电阻单元，所述可变电阻单元可以在不同状态下改变电阻值，则可以同时进行功能时序验证以及数据验证。

根据上述研究，发明人一种EEPROM单元仿真模型，包括：状态判断单元，分别连接一位线、一字线和一栅极线，根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，输出控制信号；可变电阻单元，所述可变电阻单元的一端连接所述位线，所述可变电阻单元的另一端连接一源极线，所述可变电阻单元接收所述控制信号，并根据所述控制信号调整所述可变电阻单元的电阻值。所述状态判断单元对根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，判断所述EEPROM阵列所处的状态(包括空闲状态、擦状态、写状态以及读状态)，所述状态判断单元输出控制信号，以控制所述可变电阻单元的接入电阻值的大小，以控制所述位线和源极线之间的电流(EEPROM的内部电流)，可以同时关注EEPROM单元内部信号的逻辑变化，并可以关注数据单元的反馈，所以可以同时进行数据验证和功能时序验证。

进一步的，还提供一种EEPROM阵列仿真模型，包括多个所述EEPROM单元仿真模型的阵列，同一行的所述EEPROM单元共用同一条字线，同一列的所述EEPROM单元共用同一条栅极线和同一条位线，每两相邻行的所述EEPROM单元共用同一条源极线。

下面将结合示意图对本发明的EEPROM单元仿真模型以及EEPROM阵列仿真模型进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1，所述EEPROM单元仿真模型1，包括状态判断单元10和可变电阻单元20，所述状态判断单元10分别连接一位线BL、一字线WL和一栅极线CG，根据所述位线BL的输入电压、所述字线WL的输入电压和所述栅极线CG的输入电压，输出控制信号给所述可变电阻单元20，所述可变电阻单元20的一端连接所述位线BL，所述可变电阻单元20的另一端连接一源极线SL，所述可变电阻单元20并根据所述控制信号调整所述可变电阻单元20的电阻值。

在本实施例中，所述状态判断单元10包括位线比较单元111、字线比较单元112、栅极线比较单元113以及判断单元121，其中，所述位线比较单元111、字线比较单元112、栅极线比较单元113用于比较不同端口和预定工作模式所需的电压，然后输出逻辑值0或1。所述位线比较单元111连接所述位线BL，将所述位线BL的输入电压与三个位线固定电压V1、V2、V3进行比较，并输出位线比较信号。所述字线比较单元112连接所述字线WL，将所述字线WL的输入电压与三个字线固定电压V4、V5、V6进行比较，并输出字线比较信号。所述栅极线比较单元113连接所述栅极线CG，将所述栅极线CG的输入电压与三个栅极线固定电压V7、V8、V9进行比较，并输出栅极线比较信号。所述判断单元121分别接收所述位线比较信号、字线比较信号、栅极线比较信号，根据所述位线比较信号、字线比较信号、栅极线比较信号，判断EEPROM阵列仿真模型所处的状态，并输出所述控制信号以控制所述可变电阻单元20的电阻值。

较佳的，为了准确比较不同端口和预定工作模式所需的电压，如图1所示，所述位线比较单元111包括第一位线比较器C1、第二位线比较器C2和第三位线比较器C3，所述第一位线比较器C1将所述位线BL的输入电压与一第一位线固定电压V1进行比较，并发出一第一位线比较信号V1’；所述第二位线比较器C2将所述位线BL的输入电压与一第二位线固定电压V2进行比较，并发出一第二位线比较信号V2’；所述第三位线比较器C3将所述位线BL的输入电压与一第三位线固定电压V3进行比较，并发出一第三位线比较信号V3’。在本实施例中，所述第一位线固定电压V1为0V，第二位线固定电压V2为0.1V，第三位线固定电压V3为13.5V，但是所述第一位线固定电压V1、第二位线固定电压V2、第三位线固定电压V3的电压值并不限于上述范围，具体根据所需仿真的真实EEPROM在不同状态时的位线电压定义。

所述字线比较单元112包括第一字线比较器C4、第二字线比较器C5和第三字线比较器C6，所述第一字线比较器C4将所述字线WL的输入电压与一第一字线固定电压V4进行比较，并发出一第一字线比较信号V4’；所述第二字线比较器C5将所述字线WL的输入电压与一第二字线固定电压V5进行比较，并发出一第二字线比较信号V5’；所述第三字线比较器C6将所述字线的输入电压与一第三字线固定电压V6进行比较，并发出一第三字线比较信号V6’。在本实施例中，所述第一字线固定电压V4为3V，第二字线固定电压V5为5V，第三字线固定电压V6为16V，但是所述第一字线固定电压V4、第二字线固定电压V5、第三字线固定电压V6的电压值并不限于上述范围，具体根据所需仿真的真实EEPROM在不同状态时的位线电压定义。

所述源极线比较单元113包括第一源极线比较器C7、第二源极线比较器C8和第三源极线比较器C9，所述第一源极线比较器C7将所述源极线CG的输入电压与一第一源极线固定电压V7进行比较，并发出一第一源极线比较信号V7’；所述第二源极线比较器C8将所述源极线的输入电压与一第二源极线固定电压V8进行比较，并发出一第二源极线比较信号V8’；所述第三源极线比较器C9将所述源极线的输入电压与一第三源极线固定电压V9进行比较，并发出一第三源极线比较信号V9’。在本实施例中，所述第一源极线固定电压V7为0V，第二源极线固定电压V8为1.5V，第三源极线固定电压V9为14V，但是所述第一源极线固定电压V7、第二源极线固定电压V8、第三源极线固定电压V9的电压值并不限于上述范围，具体根据所需仿真的真实EEPROM在不同状态时的位线电压定义。

在本实施例中，如图1所示，所述判断单元121包括第一与门A1、第二与门A2和第三与门A3，所述第一与门A1的输入端分别接收所述第一位线比较信号V1’、第三字线比较信号V6’和第三源极线比较信号V9’，所述第二与门A2的输入端分别接收所述第三位线比较信号V3’、第三字线比较信号V6’和第一源极线比较信号V9’，所述第三与门A3的输入端分别接收所述第二位线比较信号V2’、第一字线比较信号V4’、第二字线比较信号V5’和第二源极线比较信号V8’，所述第一与门A1、第二与门A2和第三与门A3的输出端分别连接所述可变电阻单元20，以根据不同的状态调节所述可变电阻单元20的电阻值。

在本实施例中，所述可变电阻单元20包括第一电阻R1、第二电阻R2和第三电阻R3，所述第一电阻R1与一第一开关单元K1串联为第一支路，所述第二电阻R2与一第二开关单元K2串联为第二支路，所述第三电阻R3与一第三开关单元K3串联为第三支路，所述第一支路、第二支路和第三支路并联于所述位线BL和源极线SL之间，所述第一与门A1的输出端连接所述第一开关单元K1以控制所述第一支路的导通状态，所述第二与门A2的输出端连接所述第二开关单元K2以控制所述第二支路的导通状态，所述第三与门A3的输出端连接所述第三开关单元K3以控制所述第三支路的导通状态。

较佳的，为了根据不同的状态控制接入的电阻值，所述第一开关单元K1为第一晶体管K1，所述第一晶体管K1的源极连接所述位线BL，所述第一晶体管K1的漏极连接所述第一电阻R1，所述第一晶体管K1的栅极连接所述第一与门A1的输出端。所述第二开关单元K2为第二晶体管，所述第二晶体管K2的源极连接所述位线BL，所述第二晶体管K2的漏极连接所述第二电阻R2，所述第二晶体管K2的栅极连接所述第二与门A2的输出端。所述第三开关单元K3为第三晶体管，所述第三晶体管K3的源极连接所述位线BL，所述第三晶体管K3的漏极连接所述第三电阻R3，所述第三晶体管K3的栅极连接所述第三与门A3的输出端。

较佳的，为了模拟真实EEPROM的擦状态和写状态是的反应时间，所述EEPROM单元仿真模型1还包括第一延迟单元131、第二延迟单元132、第四与门A4、第五与门A5和第六与门A6，所述第一延迟单元131的输入端连接所述第一与门A1的输出端，所述第一延迟单元131的输出端连接所述第四与门A4的第一输入端；所述第二延迟单元132的输入端连接所述第六与门A6的输出端，所述第二延迟单元132的输出端连接所述第五与门A5的第一输入端；所述第四与门A4的第二输入端连接第三与门A3的输出端，所述第四与门A4的输出端连接所述第一开关单元K1；所述第六与门A6的第一输入端连接第二与门A2的输出端，所述第六与门A6的第二输入端连接第四与门A4的第一输入端；所述第五与门A5的第二输入端连接第三与门A3的输入端，所述第五与门A5的输出端连接所述第二开关单元K2。

在本实施例中，所述第一延迟单131元包括第一缓冲器S1、第一D触发器D1和第一延迟元件DC1，所述第一缓冲器S1的输入端连接所述第一与门A1的输出端以及所述第一D触发器D1的C端，所述第一缓冲器S1的输出端连接所述第一D触发器D1的D端，所述第一D触发器D1的Q端连接所述第一延迟元件DC1的输入端，所述第一延迟元件DC1的输出端连接第四与门A4的第一输入端。所述第二延迟单元132包括第二缓冲器S2、第二D触发器D2和第二延迟元件DC2，所述第二缓冲器S2的输入端连接所述第六与门A6的输出端以及所述第二D触发器D2的C端，所述第二缓冲器S2的输出端连接所述第二D触发器D2的D端，所述第二D触发器D2的Q端连接所述第二延迟元件DC2的输入端，所述第二延迟元件DC2的输出端连接第五与门A5的第一输入端。所述第一延迟单131和第二延迟单元132的结构并不限于上述结构，本领域的普通技术人员可以根据需求进行设计。

为了准确模拟真实EEPROM在不同状态对电阻值的调整，较佳的，所述EEPROM单元仿真模型1还包括第一计数器141、第二计数器142、第七与门A7、第一非门N1、第八与门A8、第二非门N2、第一或门O1和第二或门O2。

所述第七与门A7的第一输入端连接所述第一与门A1的输出端，所述第七与门A7的第二输入端连接所述第一延迟单元131的输出端，所述第一非门N1的输入端连接所述第七与门A7的输出端，所述第一非门N1的输出端连接第一或门O1的第一输入端，所述第一或门O1的第二输入端连接所述第五与门A5的第一输入端，所述第一或门O1的输出端连接所述第一计数器141的第一输入端，所述第一计数器141的第二输入端连接所述第一延迟单元131的输出端；

所述第八与门A8的第一输入端连接所述第六与门A6的输出端，所述第八与门A8的第二输入端连接所述第二延迟单元132的输出端，所述第二非门N2的输入端连接所述第八与门A8的输出端，所述第二非门N2的输出端连接第二或门O2的第一输入端，所述第二或门O2的第二输入端连接所述第四与门A4的第一输入端，所述第二或门O2的输出端连接所述第二计数器142的第一输入端，所述第二计数器142的第二输入端连接所述第二延迟单元132的输出端。

较佳的，所述第一计数器141包括第三缓冲器S3、第三D触发器D3、第四缓冲器S4、第四D触发器D4；所述第三缓冲器S3的输入端连接所述第一延迟单元131的输出端，所述第三缓冲器S3的输出端连接所述第三D触发器D3的D端，所述第三D触发器D3的C端连接所述第一延迟单元131的输出端，所述第三D触发器D3的Q端连接所述第三缓冲器S3的输入端；所述第四缓冲器S4的输入端连接所述第一延迟单元131的输出端，所述第四缓冲器S4的输出端连接所述第四D触发器D4的D端，所述第四D触发器D4的C端连接所述第一延迟单元131的输出端，所述第四D触发器D4的Q端连接所述第四与门A4的第一输入端，所述第一或门O1的输出端连接所述第四D触发器D4的CP端。

所述第二计数器142包括第五缓冲器S5、第五D触发器D5、第六缓冲器S6、第六D触发器D6；所述第五缓冲器D5的输入端连接所述第二延迟单元132的输出端，所述第五缓冲器S5的输出端连接所述第五D触发器D5的D端，所述第五D触发器D5的C端连接所述第二延迟单元132的输出端，所述第五D触发器D5的Q端连接所述第五缓冲器S5的输入端；所述第六缓冲器S6的输入端连接所述第二延迟单元132的输出端，所述第六缓冲器S6的输出端连接所述第六D触发器D6的D端，所述第六D触发器D6的C端连接所述第二延迟单元132的输出端，所述第六D触发器D6的Q端连接所述第五与门A5的第一输入端，所述第二或门O2的输出端连接所述第六D触发器D6的CP端。

在本实施例中，所述第一电阻R1、第二电阻R2和第三电阻R3均为可变电阻，根据所述第一计数器141、第二计数器142计数结果控制所述第一电阻R1、第二电阻R2和第三电阻R3的电阻值。一般的，会在模型中建立一个电阻赋值列表，此为本领域的普通技术人员可以理解的，在此不做赘述。

在本实施例中，所述EEPROM单元仿真模型1将最小存储单元定义为五端器件，如图2所示，分别为：字线端WL、位线端BL、栅极线端CG、源极线端SL以及接地端SUB。通过五端器件来表述阵列当中存储单元的功能，并可在仿真中可以直接看出每个单元的状态以及通过电流。本领域的普通技术人员可以理解的是，建模建的是一个单元，类似于如图2所示的一个空盒子，空盒子的内部近似于图3所示的电路，主要是根据硬件描述语言Verilog-A形成模型。

所述EEPROM单元仿真模型1的等效电路图如图3所示，所述EEPROM单元仿真模型1等效为三个MOS管：MOS管A、MOS管B、MOS管C，MOS管A、MOS管B、MOS管C的衬底SUB均接地，MOS管A的栅极接字线WL，MOS管A的源级接控制栅CG，MOS管A的漏级接MOS管C的栅极，MOS管B的栅极接字线WL，MOS管B的源级接位线BL，MOS管B的漏级接MOS管C的源级，MOS管C的漏级接源级线。

以所述EEPROM单元仿真模型1为最小单元，建立EEPROM阵列仿真模型，如图3所示，所述EEPROM阵列仿真模型2包括多个EEPROM单元仿真模型1的阵列，同一行的EEPROM单元仿真模型1共用同一条字线WL0或WL1，同一列的所述EEPROM单元仿真模型1共用同一条栅极线CG和同一条位线BL0或BL1，每两相邻行的EEPROM单元仿真模型1共用同一条源极线SL。

所述EEPROM阵列仿真模型2在进行验证时，各端的信号变化如图4所示，在图4中，ER表示所述第一开关单元K1接收到的信号，PR表示所述第二开关单元K2接收到的信号，RD表示所述第三开关单元K3接收到的信号。

在擦模式，电路在位线BL与源级线SL之间的压差极小，忽略位线BL与源级线SL之间的电流产生。对于擦模式，需要满足BL>0V，WL>16V以及CG>14V，如果端口电压符合条件，则第一比较器V1、第六比较器V6、第九比较器V9的输出均为真，经过第一与门A1、第二与门A2、第三与门A3判定，第一与门A1的输出信号拉高，通过第一D触发器D1锁存，然后进入第一延迟单元DC1；如果在延迟中，输入电压没能维持擦模式工作电压，输入值将变低并重置第一延迟单元DC1后的第三D触发器D3和第四D触发器D4，使得ER输出置低。反之，第一与门A1的输出信号经过延迟将第二次锁存形成ER信号，并激活第一计数器141。

写模式和擦模式类似，只是端口电压值设定不同，另外进行编程的前提条件是阵列经过擦除，也就是ER信号为高，否则阵列内部存储值未知，擦除是将阵列存储值变为1。当ER拉高时，会同时拉低PR。同理PR亦是。

参考图6和图7，图6为原有的EEPROM阵列仿真模型的网表仿真验证的波形图，图7为本发明中一实施例的EEPROM阵列仿真模型3的网表仿真验证的波形图。在图6和图7中，选取的为数据位信号的微对比，其中，图6中的读取数据为h55，读取时间为56.3ns，图7中的读取数据为h55，读取时间为52.8ns，可见，所述EEPROM阵列仿真模型3可以很好的模拟真实EEPROM阵列。

在本发明中，所述状态判断单元对根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，判断所述EEPROM阵列所处的状态(包括空闲状态、擦状态、写状态以及读状态)，所述状态判断单元输出控制信号，以控制所述可变电阻单元的接入电阻值的大小，以控制所述位线和源极线之间的电流(EEPROM的内部电流)，可以同时关注EEPROM单元内部信号的逻辑变化，并可以关注数据单元的反馈，所以可以同时进行数据验证和功能时序验证。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (18)

1.一种EEPROM单元仿真模型，其特征在于，包括：

状态判断单元，包括位线比较单元、字线比较单元、栅极线比较单元及判断单元，所述位线比较单元、所述字线比较单元及所述栅极线比较单元分别连接一位线、一字线和一栅极线，根据所述位线的输入电压、所述字线的输入电压和所述栅极线的输入电压，所述判断单元接收所述位线比较单元、所述字线比较单元及所述栅极线比较单元输出的比较信号，所述判断单元判断所述EEPROM单元仿真模型所处的状态，并输出控制信号；

可变电阻单元，所述可变电阻单元的一端连接所述位线，所述可变电阻单元的另一端连接一源极线，所述可变电阻单元接收所述判断单元发送的控制信号，并根据所述控制信号针对所述EEPROM单元仿真模型所处的不同状态调整所述可变电阻单元的电阻值。

2.如权利要求1所述的EEPROM单元仿真模型，其特征在于，

所述位线比较单元将所述位线的输入电压与三个位线固定电压进行比较，并输出位线比较信号；

所述字线比较单元将所述字线的输入电压与三个字线固定电压进行比较，并输出字线比较信号；

所述栅极线比较单元将所述栅极线的输入电压与三个栅极线固定电压进行比较，并输出栅极线比较信号；

所述判断单元分别接收所述位线比较信号、字线比较信号、栅极线比较信号，根据所述位线比较信号、字线比较信号、栅极线比较信号，输出所述控制信号。

3.如权利要求2所述的EEPROM单元仿真模型，其特征在于，所述位线比较单元包括第一位线比较器、第二位线比较器和第三位线比较器，所述第一位线比较器将所述位线的输入电压与一第一位线固定电压进行比较，并发出一第一位线比较信号；所述第二位线比较器将所述位线的输入电压与一第二位线固定电压进行比较，并发出一第二位线比较信号；所述第三位线比较器将所述位线的输入电压与一第三位线固定电压进行比较，并发出一第三位线比较信号。

4.如权利要求3所述的EEPROM单元仿真模型，其特征在于，所述字线比较单元包括第一字线比较器、第二字线比较器和第三字线比较器，所述第一字线比较器将所述字线的输入电压与一第一字线固定电压进行比较，并发出一第一字线比较信号；所述第二字线比较器将所述字线的输入电压与一第二字线固定电压进行比较，并发出一第二字线比较信号；所述第三字线比较器将所述字线的输入电压与一第三字线固定电压进行比较，并发出一第三字线比较信号。

5.如权利要求4所述的EEPROM单元仿真模型，其特征在于，所述源极线比较单元包括第一源极线比较器、第二源极线比较器和第三源极线比较器，所述第一源极线比较器将所述源极线的输入电压与一第一源极线固定电压进行比较，并发出一第一源极线比较信号；所述第二源极线比较器将所述源极线的输入电压与一第二源极线固定电压进行比较，并发出一第二源极线比较信号；所述第三源极线比较器将所述源极线的输入电压与一第三源极线固定电压进行比较，并发出一第三源极线比较信号。

6.如权利要求5所述的EEPROM单元仿真模型，其特征在于，所述判断单元包括第一与门、第二与门和第三与门，所述第一与门的输入端分别接收所述第一位线比较信号、第三字线比较信号和第三源极线比较信号，所述第二与门的输入端分别接收所述第三位线比较信号、第三字线比较信号和第一源极线比较信号，所述第三与门的输入端分别接收所述第二位线比较信号、第一字线比较信号、第二字线比较信号和第二源极线比较信号，所述第一与门、第二与门和第三与门的输出端分别连接所述可变电阻单元。

7.如权利要求6所述的EEPROM单元仿真模型，其特征在于，所述可变电阻单元包括第一电阻、第二电阻和第三电阻，所述第一电阻与一第一开关单元串联为第一支路，所述第二电阻与一第二开关单元串联为第二支路，所述第三电阻与一第三开关单元串联为第三支路，所述第一支路、第二支路和第三支路并联于所述位线和源极线之间，所述第一与门的输出端连接所述第一开关单元以控制所述第一支路的导通状态，所述第二与门的输出端连接所述第二开关单元以控制所述第二支路的导通状态，所述第三与门的输出端连接所述第三开关单元以控制所述第三支路的导通状态。

8.如权利要求7所述的EEPROM单元仿真模型，其特征在于，所述第一开关单元为第一晶体管，所述第一晶体管的源极连接所述位线，所述第一晶体管的漏极连接所述第一电阻，所述第一晶体管的栅极连接所述第一与门的输出端。

9.如权利要求7所述的EEPROM单元仿真模型，其特征在于，所述第二开关单元为第二晶体管，所述第二晶体管的源极连接所述位线，所述第二晶体管的漏极连接所述第二电阻，所述第二晶体管的栅极连接所述第二与门的输出端。

10.如权利要求7所述的EEPROM单元仿真模型，其特征在于，所述第三开关单元为第三晶体管，所述第三晶体管的源极连接所述位线，所述第三晶体管的漏极连接所述第三电阻，所述第三晶体管的栅极连接所述第三与门的输出端。

11.如权利要求7所述的EEPROM单元仿真模型，其特征在于，所述EEPROM单元仿真模型还包括第一延迟单元、第二延迟单元、第四与门、第五与门和第六与门，所述第一延迟单元的输入端连接所述第一与门的输出端，所述第一延迟单元的输出端连接所述第四与门的第一输入端；所述第二延迟单元的输入端连接所述第六与门的输出端，所述第二延迟单元的输出端连接所述第五与门的第一输入端；所述第四与门的第二输入端连接第三与门的输出端，所述第四与门的输出端连接所述第一开关单元；所述第六与门的第一输入端连接第二与门的输出端，所述第六与门的第二输入端连接第四与门的第一输入端；所述第五与门的第二输入端连接第三与门的输入端，所述第五与门的输出端连接所述第二开关单元。

12.如权利要求11所述的EEPROM单元仿真模型，其特征在于，所述第一延迟单元包括第一缓冲器、第一D触发器和第一延迟元件，所述第一缓冲器的输入端连接所述第一与门的输出端以及所述第一D触发器的C端，所述第一缓冲器的输出端连接所述第一D触发器的D端，所述第一D触发器的Q端连接所述第一延迟元件的输入端，所述第一延迟元件的输出端连接第四与门的第一输入端。

13.如权利要求11所述的EEPROM单元仿真模型，其特征在于，所述第二延迟单元包括第二缓冲器、第二D触发器和第二延迟元件，所述第二缓冲器的输入端连接所述第六与门的输出端以及所述第二D触发器的C端，所述第二缓冲器的输出端连接所述第二D触发器的D端，所述第二D触发器的Q端连接所述第二延迟元件的输入端，所述第二延迟元件的输出端连接第五与门的第一输入端。

14.如权利要求11所述的EEPROM单元仿真模型，其特征在于，所述EEPROM单元仿真模型还包括第一计数器、第二计数器、第七与门、第一非门、第八与门、第二非门、第一或门和第二或门；

所述第七与门的第一输入端连接所述第一与门的输出端，所述第七与门的第二输入端连接所述第一延迟单元的输出端，所述第一非门的输入端连接所述第七与门的输出端，所述第一非门的输出端连接第一或门的第一输入端，所述第一或门的第二输入端连接所述第五与门的第一输入端，所述第一或门的输出端连接所述第一计数器的第一输入端，所述第一计数器的第二输入端连接所述第一延迟单元的输出端；

所述第八与门的第一输入端连接所述第六与门的输出端，所述第八与门的第二输入端连接所述第二延迟单元的输出端，所述第二非门的输入端连接所述第八与门的输出端，所述第二非门的输出端连接第二或门的第一输入端，所述第二或门的第二输入端连接所述第四与门的第一输入端，所述第二或门的输出端连接所述第二计数器的第一输入端，所述第二计数器的第二输入端连接所述第二延迟单元的输出端。

15.如权利要求14所述的EEPROM单元仿真模型，其特征在于，所述第一计数器包括第三缓冲器、第三D触发器、第四缓冲器、第四D触发器；所述第三缓冲器的输入端连接所述第一延迟单元的输出端，所述第三缓冲器的输出端连接所述第三D触发器的D端，所述第三D触发器的C端连接所述第一延迟单元的输出端，所述第三D触发器的Q端连接所述第三缓冲器的输入端；所述第四缓冲器的输入端连接所述第一延迟单元的输出端，所述第四缓冲器的输出端连接所述第四D触发器的D端，所述第四D触发器的C端连接所述第一延迟单元的输出端，所述第四D触发器的Q端连接所述第四与门的第一输入端，所述第一或门的输出端连接所述第四D触发器的CP端。

16.如权利要求14所述的EEPROM单元仿真模型，其特征在于，所述第二计数器包括第五缓冲器、第五D触发器、第六缓冲器、第六D触发器；所述第五缓冲器的输入端连接所述第二延迟单元的输出端，所述第五缓冲器的输出端连接所述第五D触发器的D端，所述第五D触发器的C端连接所述第二延迟单元的输出端，所述第五D触发器的Q端连接所述第五缓冲器的输入端；所述第六缓冲器的输入端连接所述第二延迟单元的输出端，所述第六缓冲器的输出端连接所述第六D触发器的D端，所述第六D触发器的C端连接所述第二延迟单元的输出端，所述第六D触发器的Q端连接所述第五与门的第一输入端，所述第二或门的输出端连接所述第六D触发器的CP端。

17.如权利要求14所述的EEPROM单元仿真模型，其特征在于，所述第一电阻、第二电阻和第三电阻均为可变电阻，所述第一计数器、第二计数器根据计数结果控制所述第一电阻、第二电阻和第三电阻的电阻值。

18.一种EEPROM阵列仿真模型，其特征在于，包括多个EEPROM单元仿真模型的阵列，所述EEPROM单元仿真模型为如权利要求1至17任意一项所述的EEPROM单元仿真模型；同一行的所述EEPROM单元共用同一条字线，同一列的所述EEPROM单元共用同一条栅极线和同一条位线，每两相邻行的所述EEPROM单元共用同一条源极线。

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