KR100625296B1 - 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법 - Google Patents

고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법 Download PDF

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Abstract

본 발명은 출력 데이터가 정해진 클럭 싸이클 후에 출력될 수 있도록 제어해주는 레이턴시 제어장치 및 그 제어방법을 개시한다.
본 발명의 동기식 반도체 장치의 레이턴시 제어장치는 제 1 클럭의 수를 카운팅하여 일정 비트의 제 1 이진코드를 출력하는 제 1 카운터; 상기 제 1 카운터를 지연시킨 제 2 클럭의 수를 카운팅하여 상기 일정 비트의 제 2 이진코드를 출력하는 제 2 카운터; 및 데이터 독출 명령 인가시, 상기 제 2 이진코드를 저장한 후 상기 제 1 이진코드와 저장된 상기 제 2 이진코드가 특정 조건을 만족하는 경우 레이턴시 제어신호를 출력하는 코드 비교부를 구비하여, 레이턴시 제어신호의 생성방법을 개선함으로써 지연 없이 보다 빠르게 레이턴시 제어신호를 생성할 수 있어 반도체 장치의 전체적인 동작속도를 향상시킬 수 있다.
메모리, 고주파, 레이턴시, 카운터, 비교기

Description

고주파수 동작을 위한 동기식 반도체 장치의 레이턴시 제어장치 및 그 제어방법{Method and apparatus for latency control in high frequency synchronous semiconductor device}
도 1은 종래의 저주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제어를 위한 신호 타이밍도.
도 2는 종래의 고주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제 어를 위한 신호 타이밍도.
도 3은 본 발명의 일실시예에 따른 레이턴시 제어장치의 구성을 나타내는 구성도.
도 4는 도 3의 레이턴시 제어장치의 동작을 나타내는 타이밍도.
도 5는 도 3에서 지연부의 일 실시예에 따른 구성을 보다 상세하게 나타내는 구성도.
도 6은 도 5의 지연부에 대한 동작을 설명하기 위한 타이밍도.
도 7 내지 도 9는 도 3의 코드 비교부의 구성을 보다 상세하게 나타낸 구성도.
본 발명은 반도체 장치의 레이턴시 제어장치 및 그 제어방법에 관한 것으로서, 보다 상세하게는 고주파수로 동작하는 동기식 반도체에서 지연없이 보다 빠르게 레이턴시 제어신호를 생성함으로써 반도체 장치의 전체 동작속도를 향상시킬 수 있는 레이턴시 제어장치 및 그 제어방법에 관한 것이다.
동기식 반도체 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 반도체 장치의 외부 인터페이스가 외부 클럭에 동기되어 이루어지므로, 컨트롤러(controller)가 독출 명령(RD_CMD)을 준 후 몇 번째 클럭 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다.
카스 레이턴시(CAS latency)는 독출 명령이 반도체 장치에 인가된 시점부터 반도체 장치의 외부로 유효 데이터가 출력되기까지의 시간을 외부 클럭 싸이클(tCC)의 배수로 표현하는 것으로서, 디램의 AC 파라미터의 일종이다. 예를 들어, 카스 레이턴시가 2인 경우 독출 명령이 인가되는 외부 클럭 싸이클로부터 2 클럭 싸이클 후의 외부 클럭 싸이클에 맞추어 데이터가 외부로 출력되어야 한다.
그러므로, 동기식 반도체 장치는 독출 명령에 응답하여 내부적으로 데이터를 독출하여, 정해진 클럭 싸이클 후, 즉 설정된 카스 레이턴시에 대응하는 클럭 싸이클 후에 출력하여야 한다.
상기와 같이, 동기식 반도체 장치에서 출력 데이터가 정해진 클럭 싸이클 후에 출력될 수 있도록 제어해주는 회로가 레이턴시 제어 회로이다.
도 1은 종래의 저주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제 어를 위한 신호 타이밍도이다. 도 1은 외부 클럭(ECLK)의 한 주기, 즉 클럭 싸이클(tCC)이 5ns 보다 큰 경우이다. 외부 클럭(ECLK)의 첫 번째 상승 에지(rising edge)에서 독출 명령(RD_CMD)이 입력되면, 소정의 독출 정보 지연 시간(이하, tREAD라 함) 후에 독출 정보(INT_READ)가 발생된다. 독출 정보(INT_READ)는 반도체 장치가 독출 모드임을 알려주는 내부 신호로서, 독출 명령(RD_CMD)에 응답하여 인에이블되었다가 소정 시간 후에 디스에이블되는 신호이다.
출력 데이터(DQ)를 외부 클럭(ECLK)에 동기시키기 위하여, 반도체 장치의 내부에 구비되는 지연동기루프(Delay Locked Loop, 이하 DLL이라 함)가 작동하여 출력 클럭(CLK_DLL)이 발생된다. 출력 클럭(CLK_DLL)은 데이터 출력 경로상의 지연시간을 고려하여, 외부 클럭(ECLK)의 위상보다 소정 시간만큼 빠른 위상을 가진다. 일반적으로, 출력 클럭(CLK_DLL)과 출력 데이터(DQ)간의 위상차를 데이터 출력 지연시간(이하, tDLL라 함)으로 표현하는데, 도 1에 도시된 바와 같이, 출력 데이터(DQ)는 외부 클럭(ECLK)에 동기되므로 일반적으로 출력 클럭(CLK_DLL)의 상승 에지로부터 외부 클럭(ECLK)의 상승 에지 간의 시간차로 표현하기도 한다.
도 1에 도시된 바와 같이 저주파수로 동작하는 반도체 장치에서는 'tDLL'이 클럭 싸이클(tCC)에 비하여 비교적 짧기 때문에, 출력 클럭(CLK_DLL)이 독출 정보(INT_READ)보다 앞서는(lead) 경우가 발생하지 않는다. 따라서, 카스 레이턴시(CL)가 1인 경우, 독출 정보(INT_READ)가 인에이블되어 있는 구간 동안의 출력 클럭(CLK_DLL)(도 1에서는 2번째 출력 클럭 싸이클)으로 출력 데이터(DQ)를 래치하여 데이터 핀으로 출력하면 된다. 그러면, 출력 데이터(DQ)는 독출 명령(RD_CMD)이 입력되는 외부 클럭 싸이클의 다음 클럭 싸이클에 동기되어 출력되므로, 카스 레이턴시가 1이 된다. 카스 레이턴시가 1보다 큰 경우에는, 독출 정보(INT_READ)가 인에이블되어 있는 구간의 출력 클럭(CLK_DLL)으로부터 카스 레이턴시 보다 1 작은(CL-1) 클럭 싸이클 후의 출력 클럭(CLK_DLL)으로 출력 데이터(DQ)를 래치하면 된다. 즉, 독출 정보(INT_READ)를 카스 레이턴시(CL) 보다 1 작은 클럭 싸이클 수만큼 쉬프트(shift)하고, 쉬프트된 독출 정보가 인에이블된 구간의 출력 클럭(CLK_DLL)으로 출력 데이터를 래치하여 출력하면 된다. 예를 들어, 카스 레이턴시가 2인 경우에는 독출 정보(INT_READ)를 1 클럭 싸이클(1 tCC) 쉬프트하여 그 때의 출력 클럭(CLK_DLL)으로 출력 데이터(DQ)를 래치하면 된다. 그러면, 출력 데이터(DQ)는 독출 명령이 입력되는 외부 클럭(ECLK)으로부터 두 클럭 싸이클 후의 외부 클럭에 동기되어 출력되므로, 카스 레이턴시가 2가 된다.
도 1에서와 같이, 저주파수로 동작하는 반도체 장치에서는 레이턴시 제어가 비교적 간단하다. 그런데, 반도체 장치의 동작속도가 증가할수록, 즉 고주파수로 동작할수록 레이턴시 제어가 복잡해진다.
도 2는 종래의 고주파수로 동작하는 동기식 반도체 장치에서의 레이턴시 제 어를 위한 신호 타이밍도이다. 도 2는 외부 클럭의 한 싸이클, 즉 클럭 싸이클(tCC)이 5ns보다 작은 경우이다.
동기식 반도체 장치는 고주파수로 동작할수록 외부 클럭(ECLK)의 주기가 상당히 짧아진다. 그런데, tREAD 나 tDLL 은 외부 클럭(ECLK)의 주파수와 무관한 어느 정도의 절대적인 시간이다. 따라서, tDLL 이 한 클럭 싸이클(1 tCC)보다 앞서 게 되어, 출력 클럭(CLK_DLL)이 독출 정보(INT_READ)의 발생 시점보다 앞서는 경우가 발생한다. 종래 기술에서는 출력 클럭(CLK_DLL)이 독출 정보의 발생 시점보다 앞서는 경우에 독출 정보(INT_READ)를 원하는 클럭 싸이클 수만큼 쉬프트하기 위해서 출력 클럭(CLK_DLL)을 소정의 시간으로 지연하고, 지연된 출력 클럭(CLK_DLL)을 이용하여 독출 정보를 쉬프트한다. 도 2는 카스 레이턴시가 4인 경우의 종래의 레이턴시 제어 방법을 나타내는 신호 타이밍도이다. 종래 기술에 따른 반도체 장치는 카스 레이턴시 4를 구현하기 위하여 출력 클럭(CLK_DLL)을 제 1 지연 시간(tDLY1)만큼 지연한 제 1 지연 클럭(clkoe10)과 제 2 지연시간(tDLY2)만큼 지연한 제 2 지연 클럭(clkoe20)을 내부적으로 발생한다.
그런 다음, 제 1 지연 클럭(clkoe10)의 첫 번째 상승 에지로 독출 정보(INT_READ)를 래치하여, 독출 정보(INT_READ)와 동일한 주기를 가지고 독출 정보(INT_READ)에 비하여 쉬프트된 제 1 출력인에이블신호(oe10)를 발생시킨다. 다음으로, 제 2 지연 클럭(clkoe20)의 두 번째 상승 에지로 제 1 출력인에이블신호(oe10)를 래치하여, 제 1 출력인에이블신호(oe10)와 동일한 주기를 가지고 제 1 출력인에이블신호(oe10)에 비하여 쉬프트된 제 2 출력인에이블신호(oe20)를 발생시킨다. 마지막으로, 출력 클럭(CLK_DLL)으로 제 2 출력인에이블신호(oe20)를 래치하여 레이턴시 제어 신호(Latency)를 발생시킨다.
결국, 레이턴시 제어 신호(Latency)는 독출 정보(INT_READ)와 동일한 주기를 가지며, 독출 정보(INT_READ)에 비하여 원하는 클럭 싸이클(도 2에서는 약 3 tCC)만큼 쉬프트되도록 제어된다.
레이턴시 제어 신호(Latency)가 인에이블된 구간의 출력 클럭(CLK_DLL)으로 출력 데이터(DQ)를 래치하게 되면, 출력 데이터(DQ)는 독출 명령(RD_CMD)이 입력된 외부 클럭 싸이클에 비하여 4 클럭 싸이클 후(CL=4)의 외부 클럭(ECLK)에 동기되어 출력된다.
그런데, 독출 정보(INT_READ)를 쉬프트하여 레이턴시를 제어하는 종래의 레이턴시 제어 방법은 독출 정보(INT_READ)가 발생된 이후에 로직 처리를 하므로, 출력 데이터(DQ)를 래치하는 출력 클럭(CLK_DLL) 전에 레이턴시 제어 신호(Latency)를 생성해 주어야 한다. 따라서, 카스 레이턴시가 증가할수록 로직 처리를 위한 지연이 증가하게 되며, 카스 레이턴시가 증가하는 고주파수에서는 이러한 지연이 반도체 장치의 동작 속도를 증가시키는데 있어서 큰 부담으로 작용하게 된다.
따라서 상술된 문제를 해결하기 위한 본 발명의 목적은 동기식 반도체 장치의 레이턴시 제어장치 및 그 제어방법을 개선하여 반도체 장치의 전체적인 동작속도를 향상시키는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 동기식 반도체 장치의 레이턴시 제어장치는 제 1 클럭의 수를 카운팅하여 일정 비트의 제 1 이진코드를 출력하는 제 1 카운터; 상기 제 1 카운터를 지연시킨 제 2 클럭의 수를 카운팅하여 상기 일정 비트의 제 2 이진코드를 출력하는 제 2 카운터; 및 데이터 독출 명령 인가시, 상기 제 2 이진코드를 저장한 후 상기 제 1 이진코드와 저장된 상기 제 2 이진코드 가 특정 조건을 만족하는 경우 레이턴시 제어신호를 출력하는 코드 비교부를 구비한다.
본 발명의 동기식 반도체 장치의 레이턴시 제어방법은 데이터 독출 명령 인가시, 제 1 클럭의 수를 카운팅한 제 1 이진코드와 상기 제 1 클럭을 일정시간 지연시킨 제 2 클럭의 수를 카운팅한 제 2 이진코드를 비교하는 제 1 단계; 및 상기 제 1 및 제 2 이진코드의 값이 특정 조건을 만족하는 경우 레이턴시 제어신호를 출력하는 제 2 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 레이턴시 제어장치의 구성을 나타내는 구성도이다.
본 발명의 레이턴시 제어장치는 DLL 클럭 카운터(10), 지연부(20), 마스터 클럭 카운터(30) 및 코드 비교부(40)를 구비한다.
DLL 클럭 카운터(10)는 지연동기루프(DLL)의 출력 클럭(CLK_DLL)을 카운팅하여 카운팅된 클럭에 대응되는 일정 비트의 이진코드(binary code) Code_dll<0:n>를 코드 비교부(40)로 출력한다.
지연부(20)는 출력 클럭(CLK_DLL)을 리플리카 딜레이(replica delay) 만큼 지연시킨 샘플링 마스터 클럭(CLK_Ext)을 마스터 클럭 카운터(30)로 출력한다.
마스터 클럭 카운터(30)는 샘플링 마스터 클럭(CLK_Ext) 카운팅하여 카운팅된 클럭에 대응되는 일정 비트의 이진코드 Code_dll<0:n>를 코드 비교부(40)로 출 력한다.
코드 비교부(40)는 독출 명령(RD_CMD)이 인가되면, 마스터 클럭 카운터(30)로부터 인가되는 이진코드 Code_dll<0:n>를 저장한 후 저장된 이진코드 Code_dll<0:n>와 이후 DLL 클럭 카운터(10)로부터 인가되는 이진코드 Code_dll<0:n>를 비교하여 두 값이 일치될 때 출력 인에이블 신호인 레이턴시 신호(Latency)를 활성화시킨다.
도 4는 도 3의 레이턴시 제어장치의 동작을 나타내는 타이밍도로, 도 4를 이용하여 도 3의 레이턴시 제어장치의 동작을 설명한다.
본 실시예에서는 편의상 n이 2 즉 DLL 클럭 카운터(10) 및 마스터 클럭 카운터(30)가 각각 8 비트 이진 카운터인 경우를 예를 들어 설명하나 n의 값은 CAS 레이턴시 보다 큰 값이 바람직하다.
출력 클럭(CLK_DLL)은 출력 데이터를 외부로부터 인가되는 외부 클럭(ECLK)에 동기 시키기 위하여 DLL에서 발생되는 클럭으로서, 외부 클럭(ECLK)에 비하여 데이터 출력 지연 시간(tDLL) 만큼 앞선(lead) 신호이며, 주기는 외부 클럭(ECLK)과 동일하다. 그리고, 샘플링 마스터 클럭(CLK_Ext)은 외부 클럭(ECLK)에 비하여 독출 정보 지연 시간(tREAD) 만큼 뒤진(lag) 신호이며, 주기는 외부 클럭(ECLK)과 동일하다. 이때, tREAD는 독출 명령(RD_CMD)이 인가된 시점에서 독출 정보가 발생되기까지의 지연시간이다.
DLL 클럭 카운터(10) 및 마스터 클럭 카운터(30)의 이진 출력 코드 Code_dll<0:2> 및 Code_ext<0:2>는 CAS 레이턴시에 따라 초기값을 서로 달리하며 정해진 순서대로 순환하는 이진값이다. 즉, DLL 클럭 카운터(10) 및 마스터 클럭 카운터(30)은 출력 클럭(CLK_DLL) 및 샘플링 마스터 클럭(CLK_Ext)이 인가되기 전에 미리 설정된 임의의 초기값으로 리셋되며 그 값은 CAS 레이턴시에 따라 변화한다.
DLL 클럭 카운터(10) 및 마스터 클럭 카운터(30)가 리셋되어 있는 상태에서, DLL에서 발생된 출력 클럭(CLK_DLL)이 각각 DLL 클럭 카운터(10)와 지연부(20)로 인가된다. DLL 클럭 카운터(10)는 출력 클럭(CLK_DLL)의 인가되면 동작을 시작하여 출력 클럭(CLK_DLL)의 클럭수를 카운팅한 후 그 카운팅 값에 대응되는 이진코드 Code_dll<0:2>를 코드 비교부(40)로 출력한다. 그리고, 지연부(20)는 출력 클럭(CLK_DLL)을 기 정의된 리플리카 딜레이 만큼 지연시킨 샘플링 마스터 클럭(CLK_Ext)을 생성하여 마스터 클럭 카운터(30)로 출력한다. 마스터 클럭 카운터(30)는 샘플링 마스터 클럭(CLK_Ext)의 클럭수를 카운팅하여 그 카운팅 값에 대응되는 이진코드 Code_ext<0:2>를 코드 비교부(40)로 출력한다.
코드 비교부(40)는 독출 명령(RD_CMD)가 인가되기 전에는 두 이진코드 Code_dll<0:2>, Code_ext<0:2>의 입력과 상관없이 항상 로우 레벨의 레이턴시 제어신호(Latency)를 출력한다. 그러나, 독출 명령(RD_CMD)이 인가되면, 코드 비교부(40)는 독출 명령(RD_CMD)이 인가된 직후 가장 빠른 상승 에지에 대응되는 이진코드 Code_ext<0:2> (본 실시예에서는 '5', '0')를 레지스터에 저장한다. 그리고, 저장된 이진코드 Code_ext<0:2>와 DLL 클럭 카운터(10)으로부터의 이진코드 Code_dll<0:2>를 비교하여 두 코드값이 동일하게 되면 레이턴시 제어신호(Latency) 를 하이 레벨로 활성화시킨다.
여기에서, 레이턴시 제어신호는 두 코드 값이 동일하지 않더라도 기 설정 가능한 특정 조건을 만족하는 상태이면 활성화되도록 설정될 수 있다.
도 5는 도 3에서 지연부(20)의 일 실시예에 따른 구성을 보다 상세하게 나타내는 구성도이다.
지연부(20)는 D 플립플랍(22), 리플리카 지연부(24), 및 앤드(AND) 게이트(AD1)를 구비한다.
D 플립플랍(22)은 입력(D)이 전원전압 VDD과 연결되고 클럭단자로 출력 클럭(CLK_DLL)이 입력된다. 이에 따라, D 플립플랍(22)은 출력 클럭(CLK_DLL)이 인가되면 출력 클럭(CLK_DLL)의 첫번째 상승(rising)에지에 따라 입력(D)과 동일한 신호 즉 하이 레벨의 신호(start)를 리플리카 지연부(24)로 출력한다.
리플리카 지연부(24)는 D 플립플랍(22)의 출력신호(start)를 리플리카 딜레이 만큼 지연시킨 인에이블신호(en)를 앤드 게이트(AD1)의 입력단자로 출력한다.
앤드 게이트(AD1)는 리플리카 지연부(24)로부터의 인에이블신호(en)와 외부 클럭(ECLK)을 논리곱하여 샘플링 마스터 클럭(CLK_Ext)을 출력한다.
도 6은 도 5의 지연부(20)에 대한 동작을 설명하기 위한 타이밍도이다.
D 플립플랍(22)이 리셋된 상태에서 출력 클럭(CLK_DLL)이 인가되면, D 플립플랍(22)은 출력 클럭(CLK_DLL)의 첫번째 상승에지에 동기되어 하이 레벨의 신호(start)를 출력한다. 이 신호(start)는 리플리카 지연부(24)에 의해 지연되어 인에이블신호(en)로 출력되며, 인에이블신호(en)가 활성화되어 있는 상태에서 외부 클럭(ECLK)이 인가되면 두 신호(en, ECLK)가 논리곱되어 샘플링 마스터 클럭(CLK_Ext)로 출력된다. 이때, 샘플링 마스터 클럭(CLK_Ext)은 외부 클럭(ECLK)과 동일한 주기로, 외부 클럭(ECLK)에 비하여 tREAD 만큼 뒤져서 출력된다.
도 7 내지 도 9는 도 3의 코드 비교부(40)의 구성을 보다 상세하게 나타낸 구성도이다.
코드 비교부(40)는 쉬프트 레지스터(42), 복수개의 서브 비교부들(44_0, 44_1, …), 플래그 발생부(46), 및 배타적 오아(Exclusive OR) 게이트(EXOR1)를 구비한다.
도 7의 쉬프트 레지스터(42)는 매 독출 정보(INT_READ) 마다 순차적으로 활성화되는 복수개의 독출 명령(RD_CMD<0> ∼ RD_CMD<m>)을 발생시킨다. 이러한, 쉬프트 레지스터(42)는 n개의 D 플립플랍(42_0 ∼ 42_m)을 구비하며, 각 D 플립플랍(42_0 ∼ 42_m)은 이전 플립플랍의 출력이 입력되도록 연결된다. 즉, D 플립플랍(42_0)의 입력은 D 플립플랍(42_m)의 출력과 연결되고, D 플립플랍(42_0)의 출력은 D 플립플랍(42_1)의 입력과 연결되며, 이러한 연결관계는 모든 D 플립플랍(42_0 ∼ 42_m)에 적용된다. 그리고, D 플립플랍(42_0 ∼ 42_m)의 클럭단자에는 출력 정보 INT_READ가 인가된다. 여기서, 피드백되는 독출 명령 RD_CMD<m>을 인가받는 첫번째 D 플립플랍(42_0)은 반전된 입력(D)을 받는다.
도 8의 각 서브 비교부들(44_0, 44_1, …)은 독출 명령(RD_CMD) 및 플래그 신호(Flag<0>, Flag<1>, …)에 따라 두 이진코드 Code_ext<0:n>, Code_dll<0:n>를 비교하여 두 코드값이 동일한 경우 하이 레벨의 데이터 출력 인에이블신호(Douten<0>, Douten<1>, …)를 출력한다. 이러한 각 서브 비교부들(44_0, 44_1, …)은 독출 명령 RD_CMD<0>, RD_CMD<1>, …에 따라 이진코드 Code_ext<0:n>를 임시 저장하는 레지스터(REG1, REG2, …), 두 이진코드 Code_ext<0:n>, Code_dll<0:n>이 동일한 경우 하이 레벨의 신호를 출력하는 배타적 오아 게이트(EXOR2, EXOR2, …), 및 배타적 오아 게이트(EXOR2, EXOR2, …)의 출력신호와 플래그신호(Flag<0>, Flag<1>, …)를 논리곱하여 데이터 출력 인에이블신호(Douten<0>, Douten<1>, …)를 출력하는 앤드 게이트(AD2, AD3, …)를 구비한다.
도 9의 플래그 발생부(46)는 독출 명령 RD_CMD<k> 및 데이터 출력 인에이블신호(Douten<k>)에 따라 이진코드 Code_ext<0:n>의 유효여부를 확인하기 위한 플래그신호(Flag<0>, Flag<1>, …)를 출력한다. 이러한 플래그 발생부(46)는 인버터(IV1 ∼ IV6), 낸드 게이트(ND1), PMOS 트랜지스터(P1), NMOS 트랜지스터(N1)를 구비한다. 인버터(IV1)는 데이터 출력 인에이블신호 Douten<k>를 반전시켜 출력하며, 인버터(IV2 ∼ IV4)는 직렬연결되어 인버터 체인을 형성하며 인버터(IV1)의 출력을 반전 지연시킨다. 낸드 게이트(ND1)는 인버터(IV1)와 인버터 체인(IV2 ∼ IV4)의 출력을 낸드 연산하여 출력한다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 전원전압과 접지전압 사이에 직렬 연결되며, 각각 낸드 게이트(ND1)의 출력신호와 독출 명령 RD_CMD<k>를 게이트 단자로 인가받는다. 인버터(IV5, IV6)은 입출력단자가 래치구조로 상호 연결되어 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통연결단자의 신호를 반전시켜 플래그신호 Flag<k>로 출력한다.
배타적 오아 게이트(EXOR1)는 각 서브 비교부들(44_0, 44_1, …)로부터 출력되는 데이터 출력 인에이블신호들(Douten<0>, Douten<1>, …)이 동일한 값을 가질 때 즉 비교되는 두 코드 Code_dll<0:n>, Code_ext<0:n>가 동일한 값을 가질 때 레이턴시 제어신호(Latency)를 하이 레벨로 활성화시킨다.
상술된 코드 비교부(40)의 구성에서, 독출 명령(RD_CMD)가 인가되면 서브 비교부들(44_0, 44_1, …)의 레지스터(REG1, REG2, …)에 이진코드 Code_ext<0:n>을 임시 저장했다가 이진코드 Code_dll<0:n>이 인가되면 두 이진코드 진코드 Code_ext<0:n>, Code_dll<0:n>를 비교하여 그 결과에 따라 데이터 출력 인에이블신호(Douten<0>, Douten<1>, …)를 출력한다. 이때, 매 독출 명령에 따라서 이진코드 Code_ext<0:n>는 어느 하나의 서브 비교부에만 저장되며 어느 서브 비교부에 저장되는지는 쉬프트 레지스터(42)에 의해 선택된다. 그리고, 해당 레지스터에 임시 저장되는 이진코드 Code_ext<0:n>가 유효한 어드레스인지를 확인할 필요가 있는데, 이를 위해 플래그 신호(Flag<0>, Flag<1>, …)가 사용된다. 플래그 신호(Flag<0>, Flag<1>, …)는 도 9에서와 같이 독출 명령(RD_CMD)가 하이로 인가될 때 하이로 인에이블된 후 출력 인에이블신호(Douten<0>, Douten<1>, …)가 하이로 활성화된 후에 로우 레벨로 디스에이블된다.
상술한 바와 같이, 본 발명의 동기식 반도체 장치의 레이턴시 제어장치는 레이턴시 제어신호의 생성방법을 개선하여 지연 없이 보다 빠르게 레이턴시 제어신호를 생성함으로써 반도체 장치의 전체적인 동작속도를 향상시킬 수 있다.

Claims (14)

  1. 제 1 클럭의 수를 카운팅하여 일정 비트의 제 1 이진코드를 출력하는 제 1 카운터;
    상기 제 1 카운터를 지연시킨 제 2 클럭의 수를 카운팅하여 상기 일정 비트의 제 2 이진코드를 출력하는 제 2 카운터; 및
    데이터 독출 명령 인가시, 상기 제 2 이진코드를 저장한 후 상기 제 1 이진코드와 저장된 상기 제 2 이진코드가 특정 조건을 만족하는 경우 레이턴시 제어신호를 출력하는 코드 비교부를 구비하는 동기식 반도체 장치의 레이턴시 제어장치.
  2. 제 1 항에 있어서,
    상기 코드 비교부는 제 1 이진 코드와 상기 제 2 이진 코드가 일치하는지 비교하는 것이 상기 특정 조건으로 설정됨을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  3. 제 1항에 있어서, 상기 제 1 클럭은 외부 클럭에 비해 제 1 시간 만큼 앞선 신호이며, 상기 제 2 클럭은 상기 외부 클럭에 비해 제 2 시간 만큼 뒤진 신호인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  4. 제 3항에 있어서,
    상기 제 1 시간은 데이터 출력 지연 시간(tDLL)이며,
    상기 제 2 시간은 독출 정보 지연 시간(tREAD)인 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  5. 제 1항에 있어서,
    상기 제 1 클럭을 리플리카 딜레이 만큼 지연시켜 상기 제 2 클럭을 출력하는 지연부를 더 구비하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  6. 제 4 항에 있어서, 상기 지연부는
    상기 제 1 클럭에 따라 시작신호를 활성화시켜 출력하는 플립플랍;
    상기 플립플랍의 출력신호를 리플리카 딜레이 만큼 지연시켜 출력하는 리플리카 지연부; 및
    상기 외부 클럭과 상기 리플리카 지연부의 출력신호에 따라 상기 제 2 클럭을 출력하는 제 1 논리소자를 구비하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  7. 제 1항에 있어서, 상기 코드 비교부는
    매 독출 정보(INT_READ) 마다 위상이 서로 다른 복수개의 상기 데이터 독출 명령을 발생시키는 쉬프트 레지스터;
    상기 복수개의 데이터 독출 명령 및 플래그 신호에 따라 상기 제 1 및 상기 제 2 이진코드를 비교하여 두 코드값이 동일한 경우 데이터 출력 인에이블신호를 활성화시키는 서브 비교부들;
    상기 복수개의 데이터 독출 명령 및 상기 데이터 출력 인에이블신호에 따라 상기 제 2 이진코드의 유효여부를 확인하기 위한 상기 플래그신호를 출력하는 플래그 발생부; 및
    상기 서브 비교부들의 데이터 출력 인에이블신호가 모두 동일할 때 상기 레이턴시 제어신호를 활성화시키는 제 2 논리소자를 구비하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  8. 제 7항에 있어서, 상기 서브 비교부들은
    상기 데이터 독출 명령에 따라 상기 제 2 이진코드를 임시 저장하는 레지스터;
    상기 제 1 및 상기 제 2 이진코드가 동일한 경우 출력신호를 활성화시키는 제 3 논리소자; 및
    상기 제 3 논리소자의 출력신호와 상기 플래그신호가 모두 활성화시 상기 데이터 출력 인에이블신호를 활성화시켜 출력하는 제 4 논리소자를 구비하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  9. 제 1항에 있어서, 상기 제 1 카운터 및 상기 제 2 카운터는
    각각 상기 제 1 클럭 및 상기 제 2 클럭이 인가되기 전에, CAS 레이턴시에 따라 변화하는 서로 다른 임의의 값으로 설정되는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어장치.
  10. 데이터 독출 명령 인가시, 제 1 클럭의 수를 카운팅한 제 1 이진코드와 상기 제 1 클럭을 일정시간 지연시킨 제 2 클럭의 수를 카운팅한 제 2 이진코드를 비교하는 제 1 단계; 및
    상기 제 1 및 제 2 이진코드의 값이 특정 조건을 만족하는 경우 레이턴시 제어신호를 출력하는 제 2 단계를 포함하는 동기식 반도체 장치의 레이턴시 제어방법.
  11. 제 10항에 있어서,
    상기 제 2 단계에서 제 1 및 제 2 이진코드의 값이 일치하는 경우가 상기 특정 조건임을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어 방법.
  12. 제 10항에 있어서, 상기 제 1 단계는
    상기 데이터 독출 명령 인가시, 상기 제 2 이진코드를 먼저 저장한 후 이 후 인가되는 상기 제 1 이진코드를 저장된 상기 제 2 이진코드와 비교하는 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어방법.
  13. 제 10항 또는 제 12항에 있어서, 상기 제 2 클럭은
    상기 제 1 클럭을 기 설정된 CAS 레이턴시에 근거한 리플리카 딜레이 만큼 지연시킨 것을 특징으로 하는 동기식 반도체 장치의 레이턴시 제어방법.
  14. 제 13항에 있어서, 상기 제 1 클럭은 외부 클럭에 비해 데이터 출력 지연 시간(tDLL) 만큼 앞선 신호이며, 상기 제 2 클럭은 상기 외부 클럭에 비해 독출 정보 지연 시간(tREAD) 만큼 뒤진 신호인 것을 특징으로 하는 동기식 반도체 장치의 레 이턴시 제어방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
JP4757582B2 (ja) * 2005-09-20 2011-08-24 エルピーダメモリ株式会社 データ転送動作終了検知回路及びこれを備える半導体記憶装置
TWI305651B (en) * 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
US7813217B2 (en) 2007-11-05 2010-10-12 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same
KR100903384B1 (ko) * 2007-11-05 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
KR100929833B1 (ko) 2008-04-02 2009-12-07 주식회사 하이닉스반도체 출력 인에이블 신호 생성 회로와 생성 방법
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100925393B1 (ko) * 2008-09-05 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 도메인 크로싱 회로
KR101004665B1 (ko) * 2009-06-12 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법
KR102052490B1 (ko) 2013-07-05 2019-12-06 에스케이하이닉스 주식회사 레이턴시 조절 장치 및 이를 포함하는 반도체 장치
US9171600B2 (en) 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN104637525B (zh) * 2015-01-30 2018-08-21 西安紫光国芯半导体有限公司 一种延迟计数器
CN104658594B (zh) * 2015-01-30 2019-01-15 西安紫光国芯半导体有限公司 下降沿触发延迟计数器及方法
CN104658596B (zh) * 2015-01-30 2018-01-19 西安紫光国芯半导体有限公司 一种抗噪声的延迟计数器
KR102659701B1 (ko) * 2018-06-04 2024-04-22 에스케이하이닉스 주식회사 반도체 장치
KR102536639B1 (ko) * 2018-08-14 2023-05-26 에스케이하이닉스 주식회사 메모리 장치의 버퍼 제어 회로
CN116153362B (zh) * 2023-04-20 2023-08-25 浙江力积存储科技有限公司 读取等待时间计数器延迟反馈方法、延迟反馈存储结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3449726A (en) * 1965-11-20 1969-06-10 Sony Corp Number display system
US3641561A (en) * 1968-02-28 1972-02-08 Matsushita Electric Ind Co Ltd Display system for use in desk top computers
JPH09259080A (ja) 1996-03-19 1997-10-03 Fujitsu Ltd 半導体装置
KR100311044B1 (ko) 1999-10-05 2001-10-18 윤종용 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
TW522647B (en) * 2001-09-24 2003-03-01 Macronix Int Co Ltd Driving voltage generator having reduced influence caused by operation voltage and temperature
DE10208715B4 (de) 2002-02-28 2004-05-06 Infineon Technologies Ag Latenz-Zeitschalter für ein S-DRAM
US6789793B2 (en) * 2002-05-24 2004-09-14 Heidelberger Druckmaschinen Ag Rotary signature transport device
JP2004005821A (ja) 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
KR100486250B1 (ko) * 2002-07-10 2005-05-03 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법
US6944091B2 (en) * 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
US6687185B1 (en) 2002-08-29 2004-02-03 Micron Technology, Inc. Method and apparatus for setting and compensating read latency in a high speed DRAM
DE10330796B4 (de) 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
EP1435689B1 (en) * 2003-01-02 2008-03-12 Texas Instruments Incorporated Method and circuitry for reducing the skew between two signals
US6762974B1 (en) * 2003-03-18 2004-07-13 Micron Technology, Inc. Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM
DE10320792B3 (de) * 2003-04-30 2004-10-07 Infineon Technologies Ag Vorrichtung zur Synchronisation von Taktsignalen
US20060048011A1 (en) * 2004-08-26 2006-03-02 International Business Machines Corporation Performance profiling of microprocessor systems using debug hardware and performance monitor

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