RU2264690C2 - Reserved counter - Google Patents
Reserved counter Download PDFInfo
- Publication number
- RU2264690C2 RU2264690C2 RU2003134983/09A RU2003134983A RU2264690C2 RU 2264690 C2 RU2264690 C2 RU 2264690C2 RU 2003134983/09 A RU2003134983/09 A RU 2003134983/09A RU 2003134983 A RU2003134983 A RU 2003134983A RU 2264690 C2 RU2264690 C2 RU 2264690C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- channel
- elements
- output
- counter
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
Изобретение относится к вычислительной и импульсной технике и может быть использовано при построении высоконадежных резервированных систем для счета и обработки цифровой информации.The invention relates to computing and pulse technology and can be used to build highly reliable redundant systems for counting and processing digital information.
Известен резервированный счетчик импульсов, описание которого приведено в [1]. Устройство содержит m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, кроме этого, каждый канал содержит генератор импульсов и последовательно соединенные (n+1)-й мажоритарный элемент и элемент задержки.Known redundant pulse counter, a description of which is given in [1]. The device contains m channels, and in each channel an n-bit counter, each bit of which includes a trigger, two AND elements and a majority element, in addition, each channel contains a pulse generator and the (n + 1) -th majority element and delay element are connected in series .
Этот резервированный счетчик импульсов может самостоятельно восстанавливать информацию, потерянную при наличии сбоев, количество которых меньше, чем мажоритарное число M [M=(m+1):2] в каждом разряде счетчика. Однако для нормальной работы резервированного счетчика импульсов требуется, чтобы входные импульсы приходили синхронно или с незначительным разбегом по переднему и заднему фронтам, что ограничивает область применения устройства.This redundant pulse counter can independently recover information lost in the presence of failures, the number of which is less than the majority number M [M = (m + 1): 2] in each digit of the counter. However, for the normal operation of the redundant pulse counter it is required that the input pulses arrive synchronously or with a slight take-off along the leading and trailing edges, which limits the scope of the device.
Наиболее близким техническим решением к предлагаемому является резервированный счетчик импульсов [2], содержащий m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И подключен к S-входу триггера, прямой выход мажоритарного элемента каждого разряда, кроме n-го, соединен с С-входом триггера последующего разряда, выходы триггеров одноименных одноименных разрядов всех каналов соединены с соответствующими входами мажоритарных элементов тех же разрядов всех каналов, кроме того, каждый канал содержит (n+1)-й мажоритарный элемент, первый элемент задержки, первый и второй элементы И-НЕ, (2n+1)-й и (2n+2)-й элементы И и реверсивный счетчик, при этом в каждом канале выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го и (2n+2)-го элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, второй вход (2n+2)-го элемента И является входом данного канала резервированного счетчика, прямой и инверсный выходы первого разряда реверсивного счетчика соединены соответственно с первыми входами первого и второго элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика соединены соответственно с вторыми входами первого и второго элементов И-НЕ, кроме того, прямой выход второго разряда реверсивного счетчика каждого канала соединен с первым входом (n+1)-го мажоритарного элемента этого канала, входы которого подключены к соответствующим входам (n+1)-х мажоритарных элементов других каналов.The closest technical solution to the proposed one is a redundant pulse counter [2], containing m channels, and in each channel an n-bit counter, each bit of which includes a trigger, two And elements and a majority element, the direct and inverse outputs of which are connected to the first inputs, respectively the first and second elements And, the output of the first element And is connected to the S-input of the trigger, the direct output of the majority element of each category, except for the nth, is connected to the C-input of the trigger of the subsequent discharge, the outputs of the triggers are the same of the same category bits of all channels are connected to the corresponding inputs of the majority elements of the same bits of all channels, in addition, each channel contains the (n + 1) -th majority element, the first delay element, the first and second AND-NOT elements, (2n + 1) -th and (2n + 2) -th elements AND and a reverse counter, while in each channel the outputs of the first and second elements AND are NOT connected to the first inputs of the (2n + 1) -th and (2n + 2) -th elements, respectively And, the outputs of which are connected respectively to the summing and subtracting inputs of the reversible counter, the second input (2n + 2) -th element AND is the input of this channel of the redundant counter, the direct and inverse outputs of the first discharge of the reversible counter are connected respectively to the first inputs of the first and second elements of the NAND, and the inverse and direct outputs of the second discharge of the reverse counter are connected respectively to the second the inputs of the first and second AND-NOT elements, in addition, the direct output of the second category of the reverse counter of each channel is connected to the first input of the (n + 1) -th major element of this channel, the inputs of which are connected to the corresponding the corresponding inputs of the (n + 1) -th majority elements of other channels.
Этот резервированный счетчик импульсов может самостоятельно восстанавливать информацию, потерянную при наличии сбоев, количество которых меньше, чем мажоритарное число М [М=(m+1):2] в каждом разряде счетчика. Недостаток этого устройства состоит в том, что он обеспечивает коэффициент деления, кратный 2n, а это во многих случаях не позволяет решить поставленную задачу, если требуется разделить частоту следования входных импульсов на некоторое произвольное целое число N, при этом входные импульсы не синхронизированы во времени, а вероятность сбоя резервированного счетчика должна быть минимальной.This redundant pulse counter can independently recover information lost in the presence of failures, the number of which is less than the majority number M [M = (m + 1): 2] in each digit of the counter. The disadvantage of this device is that it provides a division factor that is a multiple of 2 n , and this in many cases does not allow us to solve the problem if it is necessary to divide the repetition rate of the input pulses by some arbitrary integer N, while the input pulses are not synchronized in time , and the probability of failure of the redundant counter should be minimal.
Задача изобретения - расширение функциональных возможностей за счет реализации любого заданного коэффициента деления резервированного счетчика импульсов.The objective of the invention is the expansion of functionality through the implementation of any given division ratio of the redundant pulse counter.
Эта задача достигается тем, что в резервированный счетчик, содержащий m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И подключен к S-входу триггера, прямой выход мажоритарного элемента каждого разряда, кроме n-го, соединен с С-входом триггера последующего разряда, выходы триггеров одноименных разрядов всех каналов соединены с соответствующими входами мажоритарных элементов тех же разрядов всех каналов, кроме того, каждый канал содержит (n+1)-й мажоритарный элемент, первый элемент задержки, первый и второй элементы И-НЕ, (2n+1)-й и (2n+2)-й элементы И и реверсивный счетчик, при этом в каждом канале выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го и (2n+2)-го элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, второй вход (2n+2)-го элемента И является входом данного канала резервированного счетчика, прямой и инверсный выходы первого разряда реверсивного счетчика соединены соответственно с первыми входами первого и второго элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика соединены соответственно с вторыми входами первого и второго элементов И-НЕ, кроме того, прямой выход второго разряда реверсивного счетчика каждого канала соединен с первым входом (n+1)-го мажоритарного элемента этого канала, входы которого подключены к соответствующим входам (n+1)-х мажоритарных элементов других каналов, дополнительно введены в каждый канал второй элемент задержки, (2n+3)-й элемент И и n-входовый элемент И, а в каждый разряд счетчика каждого канала введен элемент ИЛИ, выход которого соединен с R- входом триггера этого же разряда, а первый вход элемента ИЛИ подключен к выходу второго элемента И этого же разряда, вторые входы элементов ИЛИ всех разрядов каждого канала объединены между собой и соединены с выходом второго элемента задержки, вход которого подключен к выходу этого же канала и выходу (2n+3)-го элемента И, первый вход которого соединен с выходом n-входового элемента И этого же канала, а второй вход (2n+3)-го элемента И подключен ко вторым входам первого и второго элементов И каждого разряда, к второму входу (2n+1)-го элемента И и к выходу первого элемента задержки, вход которого соединен с выходом (n+1)-го мажоритарного элемента и с С-входом триггера первого разряда, при этом входы n-входового элемента И соединены с соответствующими выходами мажоритарного элемента каждого разряда счетчика.This task is achieved by the fact that in a redundant counter containing m channels, and in each channel an n-bit counter, each bit of which includes a trigger, two AND elements and a majority element, the direct and inverse outputs of which are connected to the first inputs of the first and second elements, respectively And, the output of the first element And is connected to the S-input of the trigger, the direct output of the majority element of each category, except for the nth, is connected to the C-input of the trigger of the subsequent discharge, the outputs of the triggers of the same categories of all channels are connected to corresponding inputs of the majority elements of the same digits of all channels, in addition, each channel contains the (n + 1) -th majority element, the first delay element, the first and second AND-NOT elements, (2n + 1) -th and (2n + 2 ) th AND elements and a reverse counter, while in each channel the outputs of the first and second AND elements are NOT connected to the first inputs of the (2n + 1) th and (2n + 2) th AND elements, the outputs of which are connected respectively to to the summing and subtracting inputs of the reverse counter, the second input of the (2n + 2) -th element And is the input of this channel reserve of the counter, the direct and inverse outputs of the first category of the reversible counter are connected respectively to the first inputs of the first and second elements of the NAND, and the inverse and direct outputs of the second category of the reversible counter are connected respectively to the second inputs of the first and second elements of NAND, in addition, the direct the output of the second category of the reverse counter of each channel is connected to the first input of the (n + 1) -th majority element of this channel, the inputs of which are connected to the corresponding inputs of the (n + 1) -major elements of the other channels, the second delay element, the (2n + 3) -th element And and the n-input element And, are additionally introduced into each channel, and the OR element, the output of which is connected to the R-input of the trigger of the same discharge, is introduced into each digit of the counter of each channel, and the first input of the OR element is connected to the output of the second AND element of the same category, the second inputs of the OR elements of all bits of each channel are interconnected and connected to the output of the second delay element, the input of which is connected to the output of the same channel and the output (2n + 3) - of the element And, whose first input is connected nen with the output of the n-input element And of the same channel, and the second input of the (2n + 3) -th element And is connected to the second inputs of the first and second elements And of each category, to the second input of the (2n + 1) -th element And the output of the first delay element, the input of which is connected to the output of the (n + 1) -th majority element and to the C-input of the trigger of the first category, while the inputs of the n-input element And are connected to the corresponding outputs of the majority element of each digit of the counter.
На чертеже приведена блок-схема резервированного счетчика. Где 1 - триггер, 2 - мажоритарный элемент, 3 - первый элемент И, 4 - второй элемент И, 5 - элемент ИЛИ, 6 - первый элемент задержки, 7-(n+1)-й мажоритарный элемент, 8 - n-входовый элемент И, 9 - реверсивный счетчик, 10 - (2n+1)-й элемент И, 11 - (2n+2)-и элемент И, 12 - первый элемент И-НЕ, 13 - второй элемент И-НЕ, 14 - (2n+3)-й элемент И, 15 - второй элемент задержки, 16 - выход.The drawing shows a block diagram of a redundant counter. Where 1 is the trigger, 2 is the majority element, 3 is the first AND element, 4 is the second AND element, 5 is the OR element, 6 is the first delay element, the 7- (n + 1) -th majority element, 8 is the n-input element And, 9 - reverse counter, 10 - (2n + 1) -th element And, 11 - (2n + 2) -th element And, 12 - first element AND-NOT, 13 - second element AND-NOT, 14 - (2n + 3) -th element And, 15 - second delay element, 16 - output.
Резервированный счетчик содержит m каналов, каждый из которых включает n-разрядный счетчик. Каждый разряд счетчика содержит триггер 1, первый 3 и второй 4 элементы И, мажоритарный элемент 2 и элемент ИЛИ 5, первый вход которого соединен с выходом второго элемента И 4, вторые входы элементов ИЛИ 5 всех разрядов объединены между собой и подключены к выходу второго элемента задержки 15, выход элемента ИЛИ 5 соединен с R-входом триггера 1, S-вход которого подключен к выходу первого элемента И 3, а выход триггера 1 соединен с входом мажоритарного элемента 2 этого же разряда и соответствующими входами мажоритарных элементов 2 одноименных разрядов других каналов. Вторые входы первого 3 и второго 4 элементов И всех разрядов, (2n+1)-го 10 и (2n+3)-го 14 элементов И объединены между собой и соединены с выходом первого элемента задержки 6. Прямой и инверсный выходы мажоритарного элемента 2 соединены соответственно с первыми входами первого 3 и второго 4 элементов И, входы n-входового элемента И 8 соединены с соответствующими выходами мажоритарного элемента 2 каждого разряда счетчика, а выход n-входового элемента И 8 подключен к первому входу (2n+3)-го элемента И 14, выход которого соединен с входом второго элемента задержки 15 и выходом 16. Кроме этого, каждый канал содержит (n+1)-й мажоритарный элемент 7, первый элемент задержки 6, реверсивный счетчик 9, (2n+1)-й 10 и (2n+2)-й 11 элементы И, первый 12 и второй 13 элементы И-НЕ. При этом в каждом канале выходы первого 12 и второго 13 элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го 10 и (2n+2)-го 11 элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика 9. Второй вход (2n+2)-го элемента И 11 является входом данного канала резервированного счетчика, выход (n+1)-го мажоритарного элемента 7 соединен с входом первого элемента задержки 6 и С-входом триггера 1 первого разряда. Прямой и инверсный выходы первого разряда реверсивного счетчика 9 соединены соответственно с первыми входами первого 12 и второго 13 элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика 9 соединены соответственно со вторыми входами первого 12 и второго 13 элементов И-НЕ, кроме этого, прямой выход второго разряда реверсивного счетчика 9 соединен с первым входом (n+1)-го мажоритарного элемента 7 и соответствующими входами (n+1)-го мажоритарного элемента 7 других каналов. Прямой выход мажоритарного элемента 2 соединен с С-входом триггера 1 последующего разряда.The redundant counter contains m channels, each of which includes an n-bit counter. Each digit of the counter contains a trigger 1, the first 3 and second 4 AND elements, the majority element 2 and the OR element 5, the first input of which is connected to the output of the second AND element 4, the second inputs of the OR elements 5 of all bits are interconnected and connected to the output of the second element delays 15, the output of the OR element 5 is connected to the R-input of trigger 1, the S-input of which is connected to the output of the first element And 3, and the output of trigger 1 is connected to the input of the majority element 2 of the same category and the corresponding inputs of the majority elements 2 of the same category other channels. The second inputs of the first 3 and second 4 elements AND of all digits, (2n + 1) -th 10 and (2n + 3) -14 elements AND are interconnected and connected to the output of the first delay element 6. Direct and inverse outputs of the majority element 2 connected respectively to the first inputs of the first 3 and second 4 AND elements, the inputs of the n-input element And 8 are connected to the corresponding outputs of the majority element 2 of each digit of the counter, and the output of the n-input element And 8 is connected to the first input of (2n + 3) element And 14, the output of which is connected to the input of the second element ki 15 and output 16. In addition, each channel contains an (n + 1) -th majority element 7, a first delay element 6, a reverse counter 9, (2n + 1) -th 10 and (2n + 2) -th 11 elements And, the first 12 and second 13 elements AND NOT. Moreover, in each channel, the outputs of the first 12 and second 13 AND elements are NOT connected to the first inputs of the (2n + 1) 10th and (2n + 2) 11th AND elements, respectively, the outputs of which are connected respectively to the summing and subtracting inputs of the reverse counter 9. The second input of the (2n + 2) th AND element 11 is the input of this channel of the redundant counter, the output of the (n + 1) th majority element 7 is connected to the input of the first delay element 6 and the C-input of trigger 1 of the first category. The direct and inverse outputs of the first discharge of the reversible counter 9 are connected respectively to the first inputs of the first 12 and second 13 NAND elements, and the inverse and direct outputs of the second category of the reversible counter 9 are connected respectively to the second inputs of the first 12 and second 13 NAND elements, except of this, the direct output of the second category of the reversible counter 9 is connected to the first input of the (n + 1) -th majority element 7 and the corresponding inputs of the (n + 1) -th majority element 7 of other channels. The direct output of the majority element 2 is connected to the C-input of the trigger 1 of the subsequent discharge.
Резервированный счетчик работает следующим образом (для простоты примем m=3 и что все реверсивные счетчики 9 находятся в нулевом состоянии, а логической единице соответствует высокий уровень сигнала). Пусть на входы каждого канала резервированного счетчика поступают импульсы, не синхронизированные по времени. Предположим, что резервированный счетчик должен осуществлять деление входных импульсов на некоторое число N, а выходные импульсы должны формироваться синхронно и определяться средней из частот следования входных импульсов, разделенной на число N. При поступлении на вход первого канала импульса последний проходит через (2n+2)-й элемент И 11 (при нулевом состоянии первого и второго разрядов реверсивного счетчика 9 на выходе первого 12 и второго 13 элементов И-НЕ высокий уровень) на вычитающий вход реверсивного счетчика 9 и переводит его в состояние 01. Выходной сигнал с прямого выхода второго разряда реверсивного счетчика 9 (высокий уровень) поступает на вход мажоритарных элементов 7 всех каналов и второй вход второго элемента И-НЕ 13 первого канала, устанавливает на его выходе низкий уровень, блокируя тем самым поступление следующего импульса первого канала. Если далее поступает импульс на вход второго канала, то он, проходя через (2n+2)-й элемент И 11, переводит его в состояние 01. Выходной сигнал с прямого выхода второго разряда реверсивного счетчика 9 (высокий уровень) второго канала поступает на другие входы мажоритарных элементов 7 всех каналов и второй вход второго элемента И-НЕ 13 первого канала, устанавливает на его выходе низкий уровень, блокируя тем самым поступление следующего импульса второго канала. Образованные два сигнала высокого уровня на входах мажоритарных элементов 7 всех каналов формируют на их выходах высокий уровень, который поступает на вход первого элемента задержки 6 всех каналов.The redundant counter works as follows (for simplicity, we take m = 3 and that all the reverse counters 9 are in the zero state, and a high signal level corresponds to a logical unit). Let pulses not synchronized in time arrive at the inputs of each channel of the redundant counter. Suppose that a redundant counter should divide the input pulses by a certain number N, and the output pulses should be formed synchronously and determined by the average of the pulse repetition frequencies of the input pulses, divided by the number N. When the first channel of the pulse arrives at the input, the latter passes through (2n + 2) -th element And 11 (when the first and second bits of the reverse counter 9 are at the output of the first 12 and second 13 elements AND-NOT a high level) to the subtracting input of the reverse counter 9 and puts it into Ie 01. The output signal from the direct output of the second discharge of the reverse counter 9 (high level) is fed to the input of the majority elements 7 of all channels and the second input of the second AND-NOT element 13 of the first channel, sets its output to a low level, thereby blocking the arrival of the next pulse the first channel. If a pulse further enters the input of the second channel, then passing through the (2n + 2) th element And 11, it transfers it to state 01. The output signal from the direct output of the second discharge of the reverse counter 9 (high level) of the second channel goes to other the inputs of the majority elements 7 of all channels and the second input of the second AND-NOT element 13 of the first channel sets a low level at its output, thereby blocking the arrival of the next pulse of the second channel. Two high-level signals formed at the inputs of the majority elements 7 of all channels form a high level at their outputs, which is fed to the input of the first delay element 6 of all channels.
По истечении времени задержки τ1 выходной сигнал высокого уровня первого элемента задержки 6 каждого канала поступает на вход (2n+1)-го элемента И 10 и с его выхода на суммирующий вход реверсивного счетчика 9. В результате реверсивный счетчик 9 первого и второго каналов устанавливается в состояние 00, а реверсивный счетчик 9 третьего канала устанавливается в состояние 10. Кроме того, выходной сигнал первого элемента задержки 6 всех каналов поступает на вторые входы первого 3 и второго 4 элементов И всех разрядов, разрешая прохождение сигналов с прямого и инверсного выходов мажоритарного элемента 2 на S- или R-входы триггера 1. В зависимости от состояния триггеров 1 каждого разряда всех каналов на его S- или R-входы проходит сигнал, соответствующий большинству (определяется мажоритарным элементом 2). Иначе говоря, если в процессе счета импульсов произошел сбой в одном из разрядов какого-либо канала, то происходит восстановление состояния этого разряда. Если далее поступает импульс на вход третьего канала, то этот импульс проходит на вычитающий вход реверсивного счетчика 9 третьего канала и устанавливает его в состояние 00, приводя тем самым все реверсивные счетчики 9 в исходное состояние.After the delay time τ 1, the high level output signal of the first delay element 6 of each channel is fed to the input of the (2n + 1) th element And 10 and from its output to the summing input of the reverse counter 9. As a result, the reverse counter 9 of the first and second channels is set to state 00, and the reverse counter 9 of the third channel is set to state 10. In addition, the output signal of the first delay element 6 of all channels is supplied to the second inputs of the first 3 and second 4 elements And of all bits, allowing the passage of signals from forward and two inverse element of majority outputs S- or R-inputs of flip-flop 1. Depending on the state of each bit 1 triggers all channels to its S- and R-inputs passes a signal corresponding to the majority (defined majority element 2). In other words, if in the process of pulse counting a failure occurred in one of the discharges of any channel, then the state of this discharge is restored. If further a pulse arrives at the input of the third channel, then this pulse passes to the subtracting input of the reverse counter 9 of the third channel and sets it to state 00, thereby bringing all the reverse counters 9 to their original state.
Далее схема работает аналогичным образом. Как следует из приведенного выше описания, на вход С триггера 1 первого разряда счетчика каждого канала с выхода (n+1)-го мажоритарного элемента 7 синхронно поступают импульсы, частота следования которых определяется средней из частот входных импульсов, не синхронизированных по времени. Все разряды счетчика импульсов каждого канала переключаются синхронно, и при поступлении очередных импульсов с выхода (n+1)-го мажоритарного элемента 7 на входы счетчика импульсов происходит восстановление информации в каждом разряде каждого канала по принципу мажоритарного большинства, если до этого произошел сбой в каком-либо разряде.Further, the circuit works in a similar way. As follows from the above description, pulses synchronously arrive at the input C of trigger 1 of the first discharge of the counter of each channel from the output of the (n + 1) -th majority element 7, the repetition rate of which is determined by the average of the frequencies of the input pulses that are not synchronized in time. All bits of the pulse counter of each channel are switched synchronously, and when the next pulses arrive from the output of the (n + 1) -th majority element 7 to the inputs of the pulse counter, information is restored in each bit of each channel according to the majority principle, if before that there was a failure in which any discharge.
Предположим, что требуется осуществлять деление частоты на число N. Пусть число разрядов счетчика n=4, а коэффициент деления N=10. Число 10 в двоичном коде представляется в виде 0101. Заведем на n входов элемента И 8 следующие сигналы: с инверсного выхода мажоритарного элемента 2 первого разряда, с прямого выхода мажоритарного элемента 2 второго разряда, с инверсного выхода мажоритарного элемента 2 третьего разряда, с прямого выхода мажоритарного элемента 2 четвертого разряда. После того как на вход счетчиков импульсов каждого канала поступят 10 импульсов, состояние триггеров 1 каждого канала будет соответствовать комбинации 0101. В этом случае на инверсном выходе мажоритарного элемента 2 первого канала, на прямом выходе мажоритарного элемента 2 второго канала, на инверсном выходе мажоритарного элемента 2 третьего канала, на прямом выходе мажоритарного элемента 2 четвертого канала будет высокий уровень и на выходе n-го элемента И 8 появляется сигнал высокого уровня, который при наличии разрешающего сигнала с выхода первого элемента задержки 6 проходит через (2n+3)-й элемент И 14 на вход второго элемента задержки 15.Suppose that you want to divide the frequency by the number N. Let the number of bits of the counter n = 4, and the division ratio N = 10. The number 10 in the binary code is represented in the form 0101. Let us enter the following signals on the n inputs of element And 8: from the inverse output of the majority element 2 of the first category, from the direct output of the majority element 2 of the second category, from the inverse output of the majority element 2 of the third category, from the direct output majority element 2 of the fourth category. After 10 pulses are received at the input of the pulse counters of each channel, the state of the triggers 1 of each channel will correspond to the combination 0101. In this case, at the inverse output of the majority element 2 of the first channel, at the direct output of the majority element 2 of the second channel, at the inverse output of the majority element 2 of the third channel, at the direct output of the majority element 2 of the fourth channel there will be a high level and at the output of the nth element And 8 a high level signal appears, which, in the presence of an enable signal from the output the first delay element 6 passes through the (2n + 3) th AND element 14 to the input of the second delay element 15.
По окончании времени задержки τ2 с выхода второго элемента задержки 15 сигнал высокого уровня поступает на вход элементов ИЛИ 5 всех разрядов, а с их выходов на R-вход всех триггеров каждого канала и обнуляет их. Таким образом, после поступления каждого десятого входного импульса триггеры 1 всех разрядов каждого канала обнуляются и на выходах 16 каждого канала появляются импульсы, кратные числу 10 (N). Для исключения состязания фронтов выбирается τ2>τ1.At the end of the delay time τ 2 from the output of the second delay element 15, a high-level signal is fed to the input of the OR elements 5 of all bits, and from their outputs to the R-input of all the triggers of each channel and resets them. Thus, after every tenth input pulse arrives, triggers 1 of all bits of each channel are zeroed and pulses that are multiples of 10 (N) appear at the outputs 16 of each channel. To exclude the competition of fronts, τ 2 > τ 1 is chosen.
Таким образом, рассмотренная схема резервированного счетчика импульсов позволяет разделить частоту поступающих входных импульсов на произвольное число N, при этом производится деление средней из частот с обеспечением синхронной работы счетчиков каждого канала и восстановлением информации в каждом разряде каждого канала при случайном сбое.Thus, the considered scheme of the redundant pulse counter allows you to divide the frequency of incoming input pulses by an arbitrary number N, while dividing the average of the frequencies to ensure synchronous operation of the counters of each channel and restoring information in each bit of each channel in case of a random failure.
Как видно из описания работы резервированного счетчика, положительный эффект заключается в том, что он обеспечивает деление частоты входных несинхронизированных импульсов на произвольное число N с восстановлением информации в каждом разряде каждого канала при случайном сбое.As can be seen from the description of the operation of the redundant counter, the positive effect is that it provides a division of the frequency of the input unsynchronized pulses by an arbitrary number N with the restoration of information in each bit of each channel in case of a random failure.
Предлагаемая совокупность признаков в рассмотренных автором решениях не встречалась для решения поставленной задачи и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень". В качестве элементов для реализации устройства можно использовать логические элементы цифровых микросхем любых серий, например 564 и т.д. В качестве элементов задержки 7 можно использовать реле времени, например, РДВ-11.The proposed set of features in the solutions considered by the author was not found to solve the problem and does not follow explicitly from the prior art, which allows us to conclude that the technical solution meets the criteria of "novelty" and "inventive step". As elements for the implementation of the device, you can use the logical elements of digital circuits of any series, for example 564, etc. As elements of the delay 7, you can use the time relay, for example, RDV-11.
Источники информацииSources of information
1. Патент Российской Федерации N 2122282, кл. 6 Н 03 К 21/40, G 06 F 11/18, от 13.05.1997. Резервированный счетчик импульсов.1. Patent of the Russian Federation N 2122282, cl. 6 H 03 K 21/40, G 06 F 11/18, dated 13.05.1997. Redundant pulse counter.
2. Патент Российской Федерации N 2174284, кл. 7 Н 03 К 21/40, 21/10, 23/50 от 27.09.2001. Резервированный счетчик импульсов.2. Patent of the Russian Federation N 2174284, cl. 7 H 03 K 21/40, 21/10, 23/50 dated 09/27/2001. Redundant pulse counter.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003134983/09A RU2264690C2 (en) | 2003-12-02 | 2003-12-02 | Reserved counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003134983/09A RU2264690C2 (en) | 2003-12-02 | 2003-12-02 | Reserved counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2003134983A RU2003134983A (en) | 2005-05-27 |
| RU2264690C2 true RU2264690C2 (en) | 2005-11-20 |
Family
ID=35824196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2003134983/09A RU2264690C2 (en) | 2003-12-02 | 2003-12-02 | Reserved counter |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2264690C2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2565528C1 (en) * | 2014-06-27 | 2015-10-20 | Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" | Counter |
| RU2785274C1 (en) * | 2022-06-15 | 2022-12-05 | Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") | Reserved frequency divider |
-
2003
- 2003-12-02 RU RU2003134983/09A patent/RU2264690C2/en active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2565528C1 (en) * | 2014-06-27 | 2015-10-20 | Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" | Counter |
| RU2785274C1 (en) * | 2022-06-15 | 2022-12-05 | Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") | Reserved frequency divider |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2003134983A (en) | 2005-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4041403A (en) | Divide-by-N/2 frequency division arrangement | |
| US4023110A (en) | Pulse comparison system | |
| KR100214399B1 (en) | High-speed synchronous counter circuit | |
| RU2264690C2 (en) | Reserved counter | |
| RU2396591C1 (en) | Device for majority selection of signals | |
| US3145292A (en) | Forward-backward counter | |
| US3996523A (en) | Data word start detector | |
| RU2308801C1 (en) | Pulse counter | |
| RU2785274C1 (en) | Reserved frequency divider | |
| US3084286A (en) | Binary counter | |
| US10516413B2 (en) | Digital-to-time converter and information processing apparatus | |
| SU427480A1 (en) | RESERVED IMPULSE COUNTER | |
| RU2174284C1 (en) | Redundant counter | |
| EP0187758A1 (en) | Counting apparatus having independent subcounters | |
| SU797075A1 (en) | Redundancy pulse counter | |
| SU1128390A1 (en) | Pulse repetition frequency divider | |
| SU1223222A1 (en) | Device for sorting numbers | |
| SU1529444A1 (en) | Binary counter | |
| SU799148A1 (en) | Counter with series shift | |
| SU1457160A1 (en) | Variable frequency divider | |
| SU1076901A1 (en) | Device for sorting numbers | |
| SU661806A1 (en) | Multidigit shift register | |
| RU1830527C (en) | Computer clock device | |
| SU762195A1 (en) | Pulse repetition rate dividing apparatus | |
| SU417912A1 (en) | RESERVED FREQUENCY DIVIDER |