SU661806A1 - Multidigit shift register - Google Patents
Multidigit shift registerInfo
- Publication number
- SU661806A1 SU661806A1 SU731977494A SU1977494A SU661806A1 SU 661806 A1 SU661806 A1 SU 661806A1 SU 731977494 A SU731977494 A SU 731977494A SU 1977494 A SU1977494 A SU 1977494A SU 661806 A1 SU661806 A1 SU 661806A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- groups
- group
- triggers
- shift register
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
(54) МНОГОРАЗРЯДНЫЙ СДВИГАЮЩИЙ РЕГИСТР(54) VARIABLE SHIFT REGISTER
Изобретение относитс к вычислительной технике и, в частности, к проектированию сдвигающих регистров однотактного действи .The invention relates to computing and, in particular, to the design of single-action shift registers.
Известен многоразр дный сдвигающий регистр, содержащий разр дные триггеры, объединенные в группы, элементы НЕ по количеству групп и входную щину, котора соединена со входами элементов НЕ, выход которых соединен с тактовыми входами разр дных триггеров соответствующих групп 1Known multi-bit shift register containing bit triggers, combined into groups, items NOT by the number of groups and input strip, which is connected to the inputs of elements NOT, the output of which is connected to the clock inputs of the bit triggers of the corresponding groups 1
Однако при разбросе задержек элементов НЕ в работе многоразр дного сдвигающего регистра могут происходить сбои.However, if the delays are scattered, the elements NOT in the operation of a multi-bit shift register may fail.
Известен также многоразр дный сдвигающий регистр, содержащий- разр дные триггеры, объединенные в группы, входную щину, в каждую группу введены два элемента НЕ, выход первого из которых соединен со входом второго, выход которого соединен с тактовыми входами разр дных триггеров группы и со входом первого элемента НЕ предыдущей группы, вход первого элемента НЕ старщей группы соединен со входной щиной 2. В этом устройстве сдвиг информации в многоразр дном сдвигающем регистре противоположен распространению тактового импульса, поступающего с входной щины, поэтому сбоев в работе многоразр дного сдвигающего регистра из-за разброса времен задержек элементов НЕ не происходит 2.;Also known is a multi-bit shift register containing-bit triggers, combined into groups, an input busbar, into each group there are two HE elements, the output of the first of which is connected to the input of the second, the output of which is connected to the clock inputs of the group-wide triggers and of the first element of the previous group, the input of the first element of the higher group is not connected to the input thickness 2. In this device, the information shift in the multi-bit shift register is opposite to the propagation of a clock pulse coming This means that there is no failure in the operation of a multi-bit shift register because of the variation in the delay times of the elements 2.;
Недостатками этого устройства вл етс то, что из-за разброса задержек элементов НЕ тактовый импульс, проход через все элементы НЕ, может быть укорочен. Это приводит к тому, что дл надежной работы приходитс увеличивать длительность входного тактового импульса и соответственно уменьшить быстродействие.The disadvantage of this device is that, due to the scatter of the delays of the elements, the NOT clock pulse, the passage through all the elements can NOT be shortened. This leads to the fact that for reliable operation it is necessary to increase the duration of the input clock and, accordingly, reduce the speed.
Целью изобретени вл етс увеличение быстродействи и устранение зависимости длительности импульса сдвига от количества групп.The aim of the invention is to increase the speed and eliminate the dependence of the duration of the shift pulse on the number of groups.
Дл этого в многоразр дном сдвигающем регистре, содержащем разр дные триггеры , объединенные в группы, элементы НЕ по количеству групп и входную щину, вход каждого элемента НЕ соединен с тактовыми входами разр дных триггеров соответствующей группы, в каждую группу введен двухвходовьш элемент И-НЕ, выход которого соединен с тактовыми входами разр дных триггеров, первый вход, кроме первого входа элемента И-НЕ последней группы, - с выходом элемента НЕ последующей группы, второй вход - со входной шиной, первый вход элемента И-НЕ .последней группы соединен с входной шиной. На чертеже представлена схема многоразр дного сдвигающего регистра. Устройство содержит группы 1-3 разр дных триггеров элементы НЕ 4,, 4,4,, -W элементы И-НЕ 5i, 5t, oj, входную шину 6. Тактовые входы разр дных триггеров групп 1-3 соединены со входами элементов НЕ 4i, 42, 4з .соответственно и с выходами элементо; ,,5.,5, соответственно, выход элемента НЕ 4з соединен с первым входом элемента И-НЕ 5, выход элемента НЕ 4г соединен с первым входом элемента И-НЕ 5| и т. д. Вторые входы элементов И-НЕ 5|, 5z и входы элемента И-НЕ 5 соединены с входной шиной. Устройство работает следующим образом В исходном состо нии на входной шине 6 высокий потенциал, следовательно, на выходах элементов И-НЕ 5), 5г, 5з -- логический «О, при поступлении отрицательного потенциала на входную щину 6 происходит подготовка частей «Master разр дных триггеров . После поступлени положительного потенциала на входную щину 6 имеет местоTo do this, in a multi-bit shift register containing bit triggers, combined into groups, items NOT by the number of groups and an input busbar, the input of each element is NOT connected to the clock inputs of the discharge triggers of the corresponding group, a two-input element AND-NOT is entered into each group, the output of which is connected to the clock inputs of the bit triggers, the first input, except for the first input of the NAND element of the last group, is connected to the output of the NOT element of the next group, the second input is from the input bus, the first input of the NAND element. uppy connected to the input bus. The drawing shows a diagram of a multi-bit shift register. The device contains groups of 1-3 bit triggers, HE 4, 4,4 ,, -W elements, AND-HE 5i, 5t, oj, input bus 6. Clock inputs of bit triggers of groups 1-3 are connected to the inputs of HE 4i , 42, 4з., Respectively, and with the outputs of the element; ,, 5., 5, respectively, the output of the HE 4z element is connected to the first input of the NAND element 5, the output of the HE 4g element is connected to the first input of the AND-NE 5 element | and so on. The second inputs of the elements AND-HE 5 |, 5z and the inputs of the element AND-NOT 5 are connected to the input bus. The device works as follows. In the initial state, there is a high potential at the input bus 6, therefore, at the outputs of the AND-NE elements 5), 5g, 5h - logical "Oh, when the negative potential arrives at the input strip 6, the" Master Bit " triggers. After a positive potential enters the input busbar 6,
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731977494A SU661806A1 (en) | 1973-12-19 | 1973-12-19 | Multidigit shift register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731977494A SU661806A1 (en) | 1973-12-19 | 1973-12-19 | Multidigit shift register |
Publications (1)
Publication Number | Publication Date |
---|---|
SU661806A1 true SU661806A1 (en) | 1979-05-05 |
Family
ID=20569886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU731977494A SU661806A1 (en) | 1973-12-19 | 1973-12-19 | Multidigit shift register |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU661806A1 (en) |
-
1973
- 1973-12-19 SU SU731977494A patent/SU661806A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3843876A (en) | Electronic digital adder having a high speed carry propagation line | |
US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
GB1249762A (en) | Improvements relating to priority circuits | |
SU661806A1 (en) | Multidigit shift register | |
US3354295A (en) | Binary counter | |
RU2264690C2 (en) | Reserved counter | |
EP0438126A2 (en) | Pipeline type digital signal processing device | |
US3548167A (en) | Static counter with simplified signal input | |
US3591853A (en) | Four phase logic counter | |
US3192369A (en) | Parallel adder with fast carry network | |
SU532963A1 (en) | Asynchronous counter | |
SU424146A1 (en) | FREQUENCY DIVIDER | |
SU1003359A1 (en) | One-cycle circular counter of unitary code | |
SU661817A1 (en) | Reversible counter | |
SU947970A1 (en) | Ring counter | |
SU375798A1 (en) | ALL-UNION '? HTH9-T? X ;; * i ^ iE-4 | |
SU1076901A1 (en) | Device for sorting numbers | |
SU894695A1 (en) | Information input device | |
SU615470A2 (en) | Clock signal generator | |
SU1023323A1 (en) | Device for cube root extraction | |
SU877618A1 (en) | Shift register | |
SU375645A1 (en) | th ^ bsYyuyyyyyyy ;;; "- :: *. yA | |
SU468237A1 (en) | Number Comparison Device | |
SU485452A1 (en) | Device for determining the number of trees in a graph | |
SU430363A1 (en) | Inkjet DECIMAL COUNTER |